技术总结
本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。本申请实施例多相并联DCDC电路包括：环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；环路运放EA单元的输出端与驱动单元的输入端连接；驱动单元的输出端与对应的输出级电路单元中COMP的输入端连接，COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；环路运放EA单元的输入端与所有功率级电路的输出端连接。
技术研发人员：汪家轲;陈悦;谢强
受保护的技术使用者：华为技术有限公司
文档号码：201710081245
技术研发日：2017.02.15
技术公布日：2017.05.17