静电放电保护电路的制作方法

本发明实施例涉及一种静电放电保护电路。

背景技术：

静电放电(esd)损害/应力已成为集成电路(ic)可靠性的重大关注。所述esd应力可通过(例如)人类触摸、突然电浪涌等等诱发。再者，尽管互补式金属氧化物半导体(cmos)技术已能够制造32纳米(nm)或更小尺度的装置，但这些缩小cmos装置及对应变薄栅极介电层变得更易受esd应力影响。就一通用工业标准而言，通常需要现代ic的输入及输出接针(或垫)维持值约为2000伏特(v)的人体模型esd应力。据此而言，一般将一esd保护电路放置于现代ic的输入及/或输出垫周围以保护ic免受esd应力。

此外，需要ic在高电压电平或负电压电平下操作的应用(例如汽车相关应用、物联网(iot)应用、生物相关应用、模拟电路应用等等)的数目已快速增加。为适应这些应用，一或多个级联esd保护电路可实施于ic中以检测及免受esd事件。常规地，级联esd保护电路的各者可包含作为上拉电路的一部分的至少一p型装置(例如p型mosfet)及作为下拉电路的一部分的n型装置(例如n型mosfet)，其用于基于是否检测到esd事件来选择性地分别接通及切断旁通esd电路。另外，由于用于制造这一级联esd保护电路的面积分配考虑，p型mosfe通常需要在其内形成额外n型阱，且这一n型阱通常耦合到大体上高于标称操作电压(例如vdd)的电压电平。这一般会引起esd保护电路的各种可靠性问题，例如(例如)导致p型mosfet(即，上述上拉电路)崩溃等等的跨p型mosfet的高电压降。

因此，需要提供一种可用于这种高电压电平及/或负电压电平应用中且不存在上述问题的esd保护电路。

技术实现要素：

本发明的一实施例揭露一种静电放电(esd)保护电路，其耦合于第一供电总线与第二供电总线之间，所述esd保护电路包括：检测电路；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括至少一第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测esd事件是否存在于所述第一总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。

本发明的一实施例揭露一种静电放电(esd)保护电路，其耦合于第一供电总线与第二供电总线之间，所述esd保护电路包括：检测电路，其包括在第一节点处彼此耦合的第一电阻器及电容器；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测esd事件是否存在于所述第一总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。

本发明的一实施例揭露一种用于操作静电放电(esd)保护电路的方法，其包括：检测第一供电总线上的esd脉冲信号的存在；使所述esd脉冲信号延迟以对第一节点充电以引起所述第一节点处于低逻辑状态中以借此切断第一n型晶体管及第二n型晶体管；通过第一电阻器对第二节点充电以引起所述第二节点处于高逻辑状态中以借此接通第三n型晶体管；通过所述第三n型晶体管对第三节点充电以引起所述第三节点处于所述高逻辑状态中，以借此接通耦合于所述第一供电总线与第二供电总线之间的第四n型晶体管，以使所述esd脉冲信号从所述第一供电总线放电到所述第二供电总线。

附图说明

从结合附图阅读的以下详细描述最好地理解本揭露的方面。应注意，各种构件未必按比例绘制。事实上，可为了使讨论清楚而任意增大或减小各种构件的尺寸。

图1绘示根据一些实施例的级联静电放电(esd)保护电路的示范性框图。

图2绘示根据一些实施例的图1的级联esd保护电路的示范性电路图。

图3a绘示根据一些实施例的图1的级联esd保护电路在正常操作模式下操作时的示范性方案。

图3b绘示根据一些实施例的图1的级联esd保护电路在esd路由模式下操作时的示范性方案。

图4绘示根据一些实施例的用于操作图1的级联esd保护电路的方法的示范性流程图。

图5绘示根据一些实施例的其中使用图1的级联esd保护电路的负电压电平应用的示范性框图。

图6绘示根据一些实施例的其中使用图1的级联esd保护电路的高电压电平应用的示范性框图。

图7绘示根据一些实施例的图1的级联esd保护电路的一部分的示范性剖面图。

具体实施方式

以下揭露描述用于实施主题的不同特征的各种示范性实施例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不打算具限制性。例如，应了解，当一元件被认为是“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到所述另一元件或可存在一或多个介入元件。

本揭露提供使用n型mosfet来形成其各自的上拉电路及下拉电路的级联静电放电(esd)保护电路的各种实施例。因而，可有利地避免上述问题。更具体来说，所揭露的级联esd保护电路使用两个n型mosfet及一个电阻器来形成上拉电路。由于将常规p型mosfet替代为这些n型mosfet，所以上拉电路的n型mosfet可与一共同深n型阱上方的级联esd保护电路的其它电路元件一起形成于一相同p型阱中，其有利地增大(上拉电路及下拉电路两者的)n型mosfet的各自崩溃电压且无需在制造阶段期间进一步分配面积。此外，在一些实施例中，多个所揭露的级联esd保护电路可彼此耦合以形成可用于一些高电压应用(例如多vdd应用)中的多级esd保护电路。

图1绘示根据一些实施例的级联esd保护电路100的示范性框图。级联esd保护电路100(下文中指称“esd电路100”)包含检测电路102、延迟元件电路104及旁通电路106，其中检测电路102、延迟元件电路104及旁通电路106分别耦合于第一供电总线101与第二供电总线103之间。如图中所展示，在一些实施例中，检测电路102耦合到延迟元件电路104，且延迟元件电路104进一步耦合到旁通电路106。

如上文所提及，esd保护电路通常安置于(耦合到)经配置以受esd保护电路保护的内部电路的输入/输出(i/o)垫周围。因而，当从i/o垫且透供电总线诱发esd事件(例如esd切换、esd脉冲等等)时，esd保护电路可提供一或多个放电路径以允许esd事件路由使得esd事件将绕过内部电路。因此，一般技术者应了解，所揭露的esd电路100可通过第一及/或第二供电总线(101及/或103)耦合到一或多个待保护内部电路(例如处理器电路、存储器电路等等)及各自的i/o垫(为清楚起见，图1中未展示)。

在一些实施例中，第一供电总线101可经配置以输送第一供应电源(例如vdd)。因此，第一供电总线101在本文中指称“vdd总线101”。而第二供电总线103可经配置以输送第二供应电压(例如vss)。因此，第二供电总线103在本文中指称“vss总线103”。检测电路102经配置以检测esd事件(例如esd切换、esd脉冲等等)是否存在且更具体来说，是否通过vdd总线101或vss总线103传播。在一些实施例中，延迟元件电路104进一步包含上拉电路104a及下拉电路104b。上拉电路104a及下拉电路104b经配置以基于是否(由检测电路102)检测到esd事件来选择性地启用/停用耦合的旁通电路106。在一些实施例中，一旦启用旁通电路106，那么可通过旁通电路106路由所检测的esd事件以避免引起耦合内部电路(图中未展示)受esd损害。另一方面，当停用旁通电路106时，esd电路100可透通地操作以允许vdd或vss通过各自的vdd总线101或vss总线103输送到所要目的地(例如内部电路(图中未展示))。下文将相对于图3a及3b进一步详细讨论esd电路100及其操作的示范性实施例。

图2绘示根据一些实施例的esd电路100的示范性电路图。下文将分别描述检测电路102、上拉电路104a、下拉电路104b及旁通电路106的各者。检测电路102包含电阻器202及晶体管204；上拉电路104a包含晶体管206及晶体管208和210；下拉电路104b包含晶体管212；及旁通电路106包含晶体管214。根据本揭露的一些实施例，晶体管204、208、210、212及214可各实施为n型金属氧化物半导体(nmos)场效晶体管(fet)。然而，应注意，晶体管204、208、210、212及214可在本揭露的范围内各实施为各种类型的n型晶体管(例如双极结晶体管(bjt)、高电子迁移率晶体管(hemt)等等)的任何者。

更具体来说，在图2的绘示实施例中，就检测电路102而言，电阻器202的一端(例如202-1)耦合到vdd总线101且其另一端(例如202-2)在节点“a”处耦合到晶体管204。晶体管204包含四个端：栅极端204g、源极端204s、漏极端204d及本体端204b。更具体来说，在一些实施例中，栅极端204g在节点a处耦合到电阻器202，而漏极端、源极端及本体端(204d、204s及204b)分别耦合到vss总线103。因而，晶体管204可用作电容器，如下文将进一步详细描述。

就上拉电路104a而言，电阻器206的一端(例如206-1)耦合到vdd总线101且其另一端(例如206-2)在节点“b”处耦合到晶体管208。晶体管208包含四个端：栅极端208g、源极端208s、漏极端208d及本体端208b。更具体来说，在一些实施例中，栅极端208g耦合到节点a；漏极端208d在节点b处耦合到电阻器206；且源极端及本体端(208s及208b)分别耦合到vss总线103。晶体管210包含四个端：栅极端210g、源极端210s、漏极端210d及本体端210b。更具体来说，在一些实施例中，栅极端210g耦合到节点b；漏极端210d耦合到vdd总线101；本体端210b耦合到vss总线103；且源极端210s在节点“c”处耦合到下拉电路104b的晶体管212。

就下拉电路104b而言，晶体管212包含四个端：栅极端212g、源极端212s、漏极端212d及本体端212b。更具体来说，在一些实施例中，栅极端212g耦合到节点a且还耦合到晶体管208的栅极端208g；漏极端212d在节点c处耦合到晶体管210；且本体端及源极端(212b及212s)分别耦合到vss总线103。

就旁通电路106而言，晶体管214包含四个端：栅极端214g、源极端214s、漏极端214d及本体端214b。更具体来说，在一些实施例中，栅极端214g在节点c处耦合到晶体管210及212；漏极端214d耦合到vdd总线101；且本体端及源极端(214b及214s)分别耦合到vss总线103。

如上文所提及，在一些实施例中，esd电路100的各元件(例如202到214)可形成于单个深n型阱(下文中指称“dnw”)(或也指称n型埋层(nbl))上方以提供更稳健esd保护。然而，根据一些实施例，与常规级联esd保护电路相比，esd电路100不包含p型晶体管(或p型传导装置)。因此，可有利地避免上文所提及的p型晶体管的崩溃问题。下文将相对于图7提供及讨论展示半导体制造级处的esd电路100的一部分的剖面图的绘示实例。

图3a及3b使用图2的电路图来分别绘示未检测到esd事件及检测到esd事件时的esd保护电路100的操作。因此，应了解，为了阐释，图3a及3b的各者大体上类似于图2的电路图。

图3a提供绘示在未检测到esd事件时esd电路100如何操作(即，esd电路100在正常操作模式下操作)的示范性方案300。如上文所提及，由电阻器202及晶体管204形成的检测电路102经配置以检测是否检测到esd事件。这一esd事件通常以脉冲信号的形式提供且通过vdd总线101传播。即，当无esd事件发生时，在一些实施例中，vdd总线101可连续提供vdd，同时esd电路100在正常操作模式下“透通地”操作。在正常操作模式期间，esd电路100经配置以使从耦合电路/组件301(例如i/o垫)接收的vdd通过vdd总线101透通地传递到耦合电路/组件303(例如经配置以接收vdd的内部电路)，且vss总线103可提供接地电压。

更具体来说，在一些实施例中，当检测电路102确定不存在esd事件时，检测电路102可引起上拉电路104a及下拉电路104b作出相应响应以停用旁通电路106。因而，允许vdd通过vdd总线101透通地传播。下文将描述根据一些实施例的检测电路102、上拉电路104a、下拉电路104b及旁通电路106的各者在正常操作模式下的详细操作。

当从i/o垫301接收的vdd不包含esd脉冲信号时，vdd可通过电阻器202对节点a充电以将节点a处的电压电平增大到大致相同于vdd，其在图3a中由箭头305象征性地表示。在将节点a处的电压电平充电到对应于高逻辑状态(下文中指称“高态”)的vdd之后，接通晶体管208及212，因为各栅极208g及212g被分别拉到“高态”。因而，节点b处的电压电平被拉到低逻辑状态(下文中指称“低态”)，其在图3a中由箭头307象征性地表示。一旦节点b处的电压电平被拉到“低态”，那么切断晶体管210，因为各栅极210g被拉到“低态”。因此，由于切断晶体管210且接通晶体管212，所以节点c处的电压电平被拉到“低态”，其在图3a中由箭头309象征性地表示。当节点c处的电压电平被拉到“低态”(在分别切断及接通晶体管210及212的情况下)时，切断晶体管214，因为各栅极214g被拉到“低态”，其在图3a中由箭头311象征性地表示。

图3b提供绘示在检测到esd事件时esd电路100如何操作(即，esd电路100在esd路由模式下操作)的示范性方案350。如上文所提及，通常将esd事件提供为通过vdd总线101或vss总线103的脉冲信号。在图3b的绘示实施例中，从i/o垫301通过vdd总线101接收esd脉冲信号351。

在图3b的绘示实施例中，当检测电路102确定esd脉冲信号351存在于vdd总线101上时，检测电路102可引起上拉电路104a及下拉电路104b作出相应响应以启用旁通电路106。因而，可通过旁通电路106将esd脉冲信号351放电到接地。下文将描述根据一些实施例的检测电路102、上拉电路104a、下拉电路104b及旁通电路106的各者在esd路由模式下的详细操作。

当esd脉冲信号351与vdd一起存在于vdd总线101上时，电阻器202的端202-1处的电压电平会突然上拉到“高态”。然而，节点a处的电压电平及电阻器202的端202-1处的电压可由于节点a处的电压电平呈“低态”时引起的电阻器-电容器(rc)延迟而不像端202-1处的电压电平一样快速升高。更具体来说，这一rc延迟可由电容器(由晶体管204形成)及电阻器202提供。由于节点a处的电压电平呈“低态”(其将栅极208g及212g拉到“低态”)，所以切断晶体管208及212。如上文所提及，可通过使晶体管204的漏极端204d、源极端204s及本体端204b并联在一起来形成电容器204。同时或随后，可通过电阻器206将节点b处的电压电平充电到“高态”，其在图3b中由箭头351象征性地表示。因此，接通晶体管210，因为栅极210g被拉到“高态”。在接通晶体管210且使晶体管212保持切断状态之后，可通过晶体管210将节点c处的电压电平充电到“高态”，其在图3b中由箭头353象征性地表示。因而，接通晶体管214，因为栅极214g被拉到“高态”。因此，esd脉冲信号351可通过晶体管214(即，旁通电路106)路由(例如放电)到接地(即，vss总线103)，同时仍可将无这一esd脉冲信号351的vdd输送到内部电路303。

图4绘示根据一些实施例的用于操作esd电路100的方法400的示范性流程图。在各种实施例中，方法400的操作由图1到3b中所绘示的各组件执行。为了讨论，将结合图1到3b描述方法400的以下实施例。方法400的绘示实施例仅为一实例。因此，应了解，可在本揭露的范围内省略、重新排列及/或新增各种操作的任何者。

方法400开始于操作402，其中根据各种实施例，由esd电路100检测esd事件的存在。在图3a及3b的上述实例中，esd电路100的检测电路102经配置以检测esd脉冲信号是否与vdd一起存在于vdd总线101上。如果不存在所述esd脉冲信号，那么方法400前进到操作404、406及408。然而，如果esd脉冲信号(例如351)与vdd一起存在于vdd总线101上，那么方法400前进到操作410、412及414。下文将分别讨论方法400的两条路线。

如果未在操作402中检测到esd脉冲信号，那么方法400继续到操作404，其中根据各种实施例，通过esd电路100的第一电阻器将esd电路100的第一节点充电到“高态”。更具体来说，继续上述实例，可通过电阻器202(第一电阻器)将第一节点(例如节点a)充电到大体上接近vdd的电压电平(其对应于“高态”)。

方法400继续到操作406，其中根据各种实施例，接通第一n型晶体管及第二n型晶体管且切断第三n型晶体管。仍继续相同实例，由于将节点a拉到“高态”，所以接通晶体管208(第一n型晶体管)及212(第二n型晶体管)。由于接通晶体管208，所以通过晶体管208将晶体管210(第三n型晶体管)的栅极210g拉到“低态”以切断晶体管210。

方法400继续到操作408，其中根据各种实施例，将耦合到第二n型晶体管及第三n型晶体管的第二节点拉到“低态”且切断第四n型晶体管。仍继续相同实例，由于切断晶体管212(第二n型晶体管)且接通晶体管210(第三n型晶体管)，所以通过经切断的晶体管212将第二节点(例如节点c)拉到“低态”。因而，切断晶体管214(第四n型晶体管)。因此，可将在vdd总线101上传播的vdd输送到耦合电路(例如303)。

如果在操作402中检测到esd脉冲信号(例如esd脉冲信号351)，那么方法400继续到操作410，其中根据各种实施例，在由第一节点接收esd脉冲信号351之前，使esd脉冲信号351延迟以引起第一节点呈“低态”以切断第一n型晶体管及第二n型晶体管。仍继续相同实例，由于由电阻器202及电容器/晶体管204提供的rc延迟，节点a(第一节点)不会被实时拉到“高态”，即，节点a呈“低态”。因而，切断晶体管208(第一n型晶体管)及212(第二n型晶体管)。

方法400继续到操作412，其中根据各种实施例，通过esd电路100的第二电阻器将第三节点充电到“高态”以接通第三n型晶体管。继续上述实例，通过电阻器206(第二电阻器)将第三节点(例如节点b)充电到“高态”。因而，将耦合到节点b的晶体管210(第三n型晶体管)的栅极210g拉到“高态”以接通晶体管210。

方法400继续到操作414，其中根据各种实施例，将第二节点拉到“高态”以接通第四n型晶体管而使esd事件放电。继续上述实例，由于接通晶体管210，所以将耦合到晶体管214(第四n型晶体管)的栅极214g的节点c(第二节点)拉到“高态”。因此，接通晶体管214。在一些实施例中，当接通晶体管214时，可通过晶体管214将存在于vdd总线101上的esd脉冲信号351放电到接地，同时仍可将vdd提供到耦合电路303。

图5绘示展示根据一些实施例的esd电路100可用于负电压电平应用500中的示范性框图。如图中所展示，这一负电压电平应用500可包含多个供电总线(例如502、504及506)，其中供电总线502可经配置以提供接地电压(例如0伏特(v))，供电总线504可经配置以提供负电压(例如-(n-1)×vdd)，且供电总线506可经配置以提供另一负电压(例如-n×vdd)。在一些实施例中，本文所使用的“n”可为正整数或分率。因此，一般技术者应了解，尽管图5中仅展示三个供电总线，但负电压电平应用500中可包含任何所要数目个供电总线。在一些实施例中，当esd电路100用于这一负电压电平应用500中时，esd电路100可耦合于两个相邻供电总线(例如图中所展示的504及506)之间。

图6绘示展示根据一些实施例的esd电路100可用于高电压电平应用600中的示范性框图。如图中所展示，高电压电平应用600包含至少两个供电总线602及604，其中供电总线602可经配置以提供高电压(例如n×vdd)，而供电总线604可经配置以提供vss(例如接地电压)。在一些实施例中，本文所使用的“n”可为正整数或分率。在一些实施例中，当多个esd电路100用于这一高电压电平应用600中时，多个esd电路100可彼此串联耦合于供电总线602与604之间，例如100-1、100-2、100-n等等，其中的各者大体上类似于图1的esd电路100。尽管图6中仅展示三个esd电路100-1、100-2及100-n，但应了解，这一高电压电平应用600可将任何所要数目个esd电路100耦合于供电总线602与604之间。

更具体来说，在一些实施例中，esd电路100-1包含各检测电路102-1、延迟元件电路104-1及旁通电路106-1；esd电路100-2包含各检测电路102-2、延迟元件电路104-2及旁通电路106-2；且esd电路100-n包含各检测电路102-n、延迟元件电路104-n及旁通电路106-n。检测电路102-1、102-2及102-n的各者大体上类似于上文所提及的检测电路102；延迟元件电路104-1、104-2及104-n的各者大体上类似于上文所提及的延迟元件电路104；且旁通电路106-1、106-2及106-n的各者大体上类似于上文所提及的旁通电路106。

因此，在一些实施例中，esd电路100-1耦合到供电总线602；esd电路100-2通过esd电路100-1耦合到供电总线602；且esd电路100-n通过esd电路100-1及100-2及耦合于esd电路100-2与100-n之间的一或多个esd电路(如果存在)耦合到供电总线602。类似地，esd电路100-n耦合到供电总线604；esd电路100-2通过esd电路100-n及耦合于esd电路100-2与100-n之间的一或多个esd电路(如果存在)耦合到供电总线604；且esd电路100-1通过esd电路100-2和100-n及耦合于esd电路100-2与100-n之间的一或多个esd电路(如果存在)耦合到供电总线604。

图7绘示根据一些实施例的半导体制造级中的esd电路100的一部分的剖面图。应注意，根据一些实施例，图7中所展示的剖面图仅供例示，其绘示esd电路100的元件(例如202到214)如何形成于dnw(深n型阱)702上方且由n型保护环704包围。因此，为简洁起见，图7中仅展示晶体管204，且应了解，esd电路100的其它元件(例如202、206、208、210、212及214)的各者也可形成于dnw702上方且由n型保护环704包围。

如图7的绘示实施例中所展示，dnw702安置于p型衬底700上方。n型保护环704安置于dnw702上方。应了解，n型保护环704可形成为包围dnw702的单个n型阱，但为了方便，图7的剖面图中将所述单个n型阱展示为两个分离段。n+掺杂(n型重掺杂)区域705作为保护环704的接点形成于保护环704上。在一些实施例中，一或多个浅沟槽隔离(sti)构件708可形成于n+掺杂接点705的各者相邻处。因而，隔离p型阱706可被形成且由dnw702、保护环704及sti构件708包围。

在一些实施例中，隔离p型阱706可用于形成esd电路100的各种元件(例如202到214)。如上文所描述，可通过使esd电路100形成于这一dnw702上方来提高esd电路100的esd保护能力。作为代表性实例，晶体管204形成于这一p型阱706(由dnw702部分包围)上。更具体来说，晶体管204的栅极端204g、漏极端204d、源极端204s及本体端204b分别由栅极堆叠710、n+掺杂区域712、n+掺杂区域714及p+掺杂(p型重掺杂)区域716实施，其中n+掺杂区域714及p+掺杂区域716由另一sti构件718横向分离。

在一些实施例中，晶体管204的栅极端204g、漏极端204d、源极端204s及本体端204b可通过各金属互连结构(为简洁起见，其在图7中共同展示为720)耦合到各供电总线(例如101及103)。此外，如上文所提及，dnw702通常耦合到具有最高电压电平的供电总线(例如706)。在一些实施例中，由供电总线706提供的电压电平可大体上高于通过vdd总线101及vss总线103传播的电压电平。

在一实施例中，一种静电放电(esd)保护电路耦合于第一供电总线与第二供电总线之间。所述esd保护电路包含：检测电路；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括至少一第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测esd事件是否存在于所述第一总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。

在另一实施例中，一种耦合于第一供电总线与第二供电总线之间的静电放电(esd)保护电路包含：检测电路，其包括在第一节点处彼此耦合的第一电阻器及电容器；上拉电路，其耦合到所述检测电路，所述上拉电路包括至少一第一n型晶体管；下拉电路，其耦合到所述上拉电路，所述下拉电路包括第二n型晶体管；及旁通电路，其耦合到所述上拉电路及所述下拉电路，其中所述检测电路经配置以检测esd事件是否存在于所述第总线或所述第二总线上以引起所述上拉电路及所述下拉电路选择性地启用所述旁通电路来提供所述第一供电总线与所述第二供电总线之间的放电路径。

在又一实施例中，一种用于操作静电放电(esd)保护电路的方法包含：检测第一供电总线上的esd脉冲信号的存在；使所述esd脉冲信号延迟以对第一节点充电以引起所述第一节点处于低逻辑状态中，以借此切断第一n型晶体管及第二n型晶体管；通过第一电阻器对第二节点充电以引起所述第二节点处于高逻辑状态中，以借此接通第三n型晶体管；通过所述第三n型晶体管对第三节点充电以引起所述第三节点处于所述高逻辑状态中，以借此接通耦合于所述第一供电总线与一第二供电总线之间的第四n型晶体管，以使所述esd脉冲信号从所述第一供电总线放电到所述第二供电总线。

上文概述若干实施例的特征，使得一般技术者可较好地理解本揭露的方面。本领域技术人员应了解，其可容易地将本揭露用作为设计或修改其它程序及结构的基础以实施相同目的及/或达成本文所引入的实施例的相同优点。本领域技术人员还应认识到，这些等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替换及更改。

符号说明

100级联静电放电(esd)保护电路

100-1到100-nesd电路

101第一供电总线/vdd总线

102检测电路

102-1到102-n检测电路

103第二供电总线/vss总线

104延迟元件电路

104-1到104-n延迟元件电路

104a上拉电路

104b下拉电路

106旁通电路

106-1到106-n旁通电路

202电阻器

202-1一端

202-2另一端

204晶体管/电容器

204b本体端

204d漏极端

204g栅极端

204s源极端

206电阻器

206-1一端

206-2另一端

208晶体管

208b本体端

208d漏极端

208g栅极端

208s源极端

210晶体管

210b本体端

210d漏极端

210g栅极端

210s源极端

212晶体管

212b本体端

212d漏极端

212g栅极端

212s源极端

214晶体管

214b本体端

214d漏极端

214g栅极端

214s源极端

300方案

301耦合电路/组件/输入/输出(i/o)垫

303耦合电路/组件/内部电路

305箭头

307箭头

309箭头

311箭头

350方案

351esd脉冲信号/箭头

353箭头

400方法

402操作

404操作

406操作

408操作

410操作

412操作

414操作

500负电压电平应用

502供电总线

504供电总线

506供电总线

600高电压电平应用

602供电总线

604供电总线

700p型衬底

702深n型阱(dnw)

704n型保护环

705n+掺杂区域/n+掺杂接点

706p型阱/供电总线

708浅沟槽隔离(sti)构件

710栅极堆叠

712n+掺杂区域

714n+掺杂区域

716p+掺杂区域

718sti构件

720金属互连结构

a节点

b节点

c节点

vdd标称操作电压/第一供应电压

vss接地电压/第二供应电压