瞬态电事件的电压基本上不随时间改变，检测级202可以感知该活动为稳定的状态条件和减弱或终止检测信号1:^^而瞬态电事件仍是潜在的破坏性。例如，转向图3中的时刻，如果持续长时间的峰值时间，第一结点N1的电压的变化率是小的，电阻306上的电压可以下降并且检测信号Idetect可以衰减。返回到图5所示，当检测信号IDETECT减弱，输出节点N。, ?的电压V 将开始被拉到第一节点N1W电压。在特定情况下，PNP双极结型晶体管512、514可以具有比NPN双极结型晶体管406、408、410、412、510较低的电流增益β，从而在比较强的检测信号Idetect可以失活。然而，如果上部参考电压电路522被包括在内，上部参考电压电路522将通过钳位第一激活信号Vw,?在约两个二极管压降从第二节点N2+段时间来抑制第一激活信号V 被拉至N ^勺电压。最后，电流通过二极管连接的晶体管526、528应该减弱到晶体管526、528失活并且第一激活信号Va^u被一直拉到第二节点Ν2。至少在这种方式中，上部参考电压电路522被配置为增加第一激活信号Vw,?的持续时间并且使上部放电元件214将保持激活状态的持续时间。此外,上部参考电压电路522采用CMOS寄生双极结型晶体管器件可以有助于实现具有相对低的电流增益β的驱动级204 (更详细地与图6Α和6Β描述如下)。
[0080]在一个方面中，下部参考电压电路502可以抑制第二激活信号Vw,?被升高超过电压电平。例如，如上所述，下部参考电压电路502被配置成抑制第二激活信号VmJjJ升高至超过第二节点N2约一个或多个二极管连接晶体管504、506的二极管压降。在一些实施例中，第二激活信号被提供到放电级206的晶体管的栅极(例如，NM0S716下面结合图7所描述)。因此，下部参考电压电路502通过在激活期间保持较低的栅极电压，可以有助于在降低耦合到第二激活信号^^^的放电级206的通态电阻。
[0081]此外，上部参考电压电路522的电容器524可以向输出节点Nau提供额外的电荷以增加第一激活信号Vw,?的持续时间，相对于激活信号已生成且没有包括电容器524。例如，在激活过程中，电容器524被配置成贮存电荷，当第一激活信号Vw,?被拉低并且被配置以释放所贮存的电荷因为双极结型晶体管510、512、514截止并且第一激活信号Vw,?被拉回至第一节点N1,从而增加了第一激活信号Vom的持续时间。同样地,下部参考电路502的电容器508可向节点Na ^以提供额外的电荷以增加第二激活信号V 0N, y相对于激活信号已生成且电容器508未被包括在内。
[0082]电阻器516、518、520可以被配置为减少上部驱动器210a的站泄漏。另外地或替代地，电阻器516、518、520可以被配置以增加上部驱动器210b的放大。例如,在一个实施例中，电阻器516、518、520可以具有从约IkQ到约50kQ的电阻。
[0083]电容器508、524可以配置为提供具有有效响应时间与持续时间的激活信号Vqn,V0N；LO例如，在一个实施例中，电容器508、524可以具有从约10fF至约5pF的电容。
[0084]NPN型双极结型晶体管510可以改变大小以有效地响应检测信号Idetect—例如，相对应用的预期瞬态电事件，基于响应时间、导通时间与可靠性方面的考虑。在一个实施例中，NPN双极结型晶体管510可以具有被从约50 μ m2到约200 μ m2范围中选择的总发射极面积。例如，NPN型双极结型晶体管510可以具有两个带组成，每个带宽度约为1ym长度约为ΙΟμπι。其他适用的发射极面积可以由本领域的普通技术人员可以容易地确定。
[0085]PNP双极结型晶体管512、514可以改变大小以有效地响应检测信号Idetect—例如，相对于应用的预期瞬态电事件基于诸如响应时间、导通时间、以及可靠性方面的考虑。在一个实施例中，PNP双极结型晶体管512、514可以分别具有从约50 μ m2到约500 μ m2范围中选择的总发射极面积。例如，在一个具体的实施例中，PNP双极结型晶体管512、514各具有选择为300 μ m2总发射极面积。例如，PNP双极结型晶体管512、514各自可以具有由3带组成的发射极，其宽度为约1ym且长度约10 μ m。其他适用的发射区域可以由本领域的普通技术人员可以容易地确定。
[0086]二极管连接的场效应晶体管504、506、526、528可以改变大小以提供参考电压用于有效地维持激活信号VQN,u，VQN,l。在一个实施例中，二极管连接的场效应晶体管504、506、526,528分别选择为具有约50到500之间的长度且在约I微米到约10微米之间的宽度。其他适用的长度和宽度将被本领域的普通技术人员可以容易地确定。二极管连接的场效应晶体管504、506、526、528可以对应于绝缘栅场效应晶体管，例如MOSFET。然而，应当理解的是，栅极可以由除了金属的其他材料制成，诸如多晶硅，并且绝缘层可以由除了氧化硅的其他材料制成，诸如高k电介质。还应当理解的是，二极管连接的场效应晶体管504、506、526、528可以具有除了 MOSFET以外各种的结构类型，其包括但不限于双极结型晶体管、JFET、绝缘栅场效应晶体管、MESFET, pHEMT、HBT等类似晶体管结构类型。另外，二极管连接的场效应晶体管504、506、526、528也可具有各种极性的，如N-通道、P-通道、NPN型、与PNP型；并且可以包括各种半导体材料，如锶、碳化硅、砷化镓、氮化镓、锗、与类似物。
[0087]图6A和6B是示出可以包括在图2中的上部和下部驱动器电路210、212的双极结型晶体管的实施例的横截面的示意图。示出的双极结型晶体管可以对应于，例如，上部与下部驱动器210a、212a、210b、212b的一个或多个双极结型晶体管，结合图4与5所描述的。
[0088]在示出的图6A的实施例中，PNP双极结型晶体管512a被配置成如在下文中更详细地描述传导电流。PNP双极结型晶体管512a包括:半导体衬底602，例如，但不限于，掺杂有P型掺杂剂的半导体材料。半导体衬底602可以包括η型讲604、第一集电极区606,以及第二集电极区608。η型阱604可以包括第一基极区610、第二基极区域612、与发射极区614。在所示实施例中，半导体衬底602包括浅沟槽隔离(STI)区616、618、620、621。PNP双极结型晶体管512a可以方便地由CMOS和/或完整的CMOS工艺来构造，与BiCMOS工艺相比这可以减少生产成本。
[0089]半导体衬底602可以由硅、碳化硅、锗、砷化镓、氮化镓，硅锗和/或类似的半导体材料构成。半导体衬底602可以掺杂,例如,使用P型掺杂剂轻微掺杂。第一和第二集电极区606、608与射极区614可以是P-型区。η型阱604和第一和第二基极区域610、612可以是η型区。集电极、发射极与基极掺杂区域606、608、610、612、614可以大量的掺杂，并且η型阱604可以被轻掺杂。例如，在η型阱604可以对应于η型掺杂的上皮区域。这将通过本领域技术人员在本领域中可以理解，其他的掺杂分布可以基于各种考虑，诸如例如，集电极电阻、电流放大系数β、与类似性能特征来选择。
[0090]STI区域616、618、620、621可以包括沉淀在发射极、集电极和基极区之间的一个或多个电介质材料616、618、620、62υΤΙ区域616、618、620、621可以在相邻区域606、608、610、612、614之间使电流漏泄减弱。在一些实施例中，STI区616、618、620、621可以有助于降低BJT器件512a的阈值电压。
[0091]PNP双极结型晶体管512a，具有如图6A所示的结构，可以配置成传导电流。例如，在图6A所示的实施例中，发射极电流可以横向穿过“基极”一S卩，基极可以包括在η型阱604和基极区域610、612—对各自集电区606、608 (通过的集电极电流icl、ic2)。它可以理解，发射极电流、、、的一部分可以流动到各自的基极区610，612 (经由基极电流i bl、ib2)。横向流动的电流包括具有聚合方向基本平行于PNP双极结型晶体管512a的表面的电流。例如，聚合的集电极电流ia、込流经PNP双极结型晶体管512a的基极在方向上基本平行于PNP双极结型晶体管512a的表面上，相反的，例如，垂直地穿过基极到半导体衬底602，P型深阱(未示出)，和/或埋入P型阱(也未示出)。相应地，在图示的实施例中，集电极电流ia、込基本上不垂直流动到半导体衬底602，然后到集电区606、608。应当理解的是，一些电流可以垂直流过η型阱604的结与P型衬底602。然而，相对于横向净电流，垂直穿过结的净电流是很小的一例如，总的垂直电流可小于大约一半的横向电流。
[0092]在一个实施例中，相对于发射极区域614的深度de，n型阱604具有足够深的深度db，用以抑制大量的电流在发射极区域614与衬底602之间垂直流过，当PNP双极结型晶体管512a被激活处于导通状态。例如，η型阱604的深度db可以在约200纳米到约600纳米的范围内被选择，并且发射极区域614的深度4可以在约10纳米到约100纳米的范围内被选择。
[0093]此外或替代地，PNP双极结型晶体管512a的变体可以包括集电极(例如，第一与第二集电极区域606、608)与发射极(例如，发射极区域614)被横向布置的结构，如图6A所不。例如，第一和第二集电极区606、608和图6A的实施例所不的发射区614被并排布置(具有可能中间区域)，在双极结型晶体管512a的表面向下看(例如，沿z方向向下)，并且基本上不重叠，以这种方式，双极结型晶体管512a垂直穿过基极传导集电极电流iel、ic2o
[0094]除了其他的(例如，具有并排的集电极与发射极区域606、608、614)，被配置如上所述PNP双极结型晶体管512a的一个好处在与双极结型晶体管512a可以通过CMOS工艺来制造。例如，CMOS工艺可以采用CMOS功能特征用于制造至少在掺杂区域604、606、608、610、612、614。在一个具体实施例中，CMOS工艺技术可以对应于一个完全的CMOS工艺技术(而不是，例如，BiCMOS工艺)。这样，在一个实施例中，集电区606、608可以具有被在约1nm至约10nm范围内选择的深度d。与从I μ m到约10 μ m范围选择的宽度w。;基极区域610、612可以具有在约1nm到约10nm范围内选择的深度db+与从约500nm到约5 μ m的范围选择的宽度wb+;并且发射极区域614可以具有从约1nm到10nm范围内选择的深度de与从约Ιμπι到约10 μ m范围内选择的宽度w 然而,将通过本领域技术人员，其他合适的半导体工艺技术和其他合适的尺寸，可以选择在本领域中可以理解的。
[0095]因此，PNP双极结型晶体管512a可以对应于CMOS寄生双极结型晶体管器件。CMOS寄生器件可以表现出比使用双极结型晶体管本土半导体工艺(如BiCMOS工艺)来实现一些双极结型晶体管器件更低的电流增益β和更大的集电极电阻。在一个实施例中，PNP双极结型晶体管512a可以具有在约I到约5范围内电流增益β。另外地或替代地，PNP双极结型晶体管512a可以具有在约5 Ω到20 Ω的范围内的集电极电阻。
[0096]图6B是示出双极结型晶体管406的另一个示例实施例的横截面的示意图。双极结型晶体管406可以被包括在图2中的上部与下部驱动器电路210、212内。BJT结构406可以对应于，例如，一个或多个上部与下部驱动器210a、212a、210b、212b的NPN双极结型晶体管，结合图1与5所描述的。图6a与6b的公共元素分享公共的参照标识，并且本文所描述的双极结型晶体管512a、406间的唯一差异为了简洁起见。
[0097]在所示的图6B的实施例中，NPN双极结型晶体管406可经配置以传导电流，如下面更详细描述的。NPN型双极结型晶体管结构406包括包含深η型阱622、Ρ型阱624，以及第一和第二 η型阱626，628的半导体衬底602。第一 η型阱626和第二 η型阱628可以分别包括第一集电极区630和第二集电极区632。P型阱624可以包括第一基极区634、第二基极区域636、和发射极区域638。在图示实施例中，半导体衬底602包括STI区域616、618、620、621。
[0098]在所不实施例中，第一和第二 η型讲626、628、第一和第二集电极区630、632，与发射区638可以是η型半导体区域。第一和第二 η型阱626、628可以具有相对于第一和第二集电极区630、632与发射极区638浓度较低掺杂剂。第一和第二集电极区630、632和图6Β中不出的实施例的发射极区638可以在半导体衬底602上并排构成。P型讲624和第一和第二基极区域634、636可以是P型半导体区域。P型阱相对于第一和第二基极区域634、636可以具有浓度较低的掺杂剂。
[0099]如前所述，NPN双极结型晶体管406可被配置成传导电流。例如，在所示的图6Β的实施例中，发射极电流iE1的至少一部分和i ^横向穿过的基底部流动包括在P型阱624和基部区域634，636，从各集电区630，632 (通过的电流、和i C2的方式)。将理解，一些电流可以垂直流过P型的结井624及深η型阱622。然而，净电流穿过该交界处的电流垂直地流过相对应的净横向电流-小例如，在总的垂直电流可小于大约一半的横向电流.
[0100]在一个实施例中，相对于发射区638的深度de，P型阱624的深度db足够深用于抑制大量的