用于均等化脉冲宽度调制时序的可配置时间延迟的制作方法
【技术领域】
[0001]本发明涉及功率转换应用的控制，且更特定来说，涉及选择脉冲宽度调制(PWM)信号的延迟时间以优化功率转换应用中的功率晶体管的控制。
【背景技术】
[0002]在许多功率转换应用中，使用多个功率晶体管以控制功率的流动。可通过来自脉冲宽度调制(PWM)产生器的PWM信号控制这些功率晶体管。PWM信号可与脉冲变压器、光耦合器、数字隔离体等隔离，且接着用“栅极驱动器”放大以用于驱动功率晶体管。存在一个问题:在PWM信号路径中不同隔离体、栅极驱动器及/或功率晶体管具有不同时间延迟。这些非一致PWM信号路径延迟致使功率晶体管以非理想时序接通或切断。提早接通或较迟切断可致使电流直通，且较迟接通可致使电压尖峰。此外，提供PWM功率转换电路以实现更快功率晶体管切换以缩减功率转换应用的尺寸及成本，但是在晶体管栅极驱动电路中的PWM信号延迟保持恒定，且借此成为PWM循环的较大部分。这导致降低可靠性的增加的功率晶体管应力，及降低功率转换效率的较差时序控制。
【发明内容】
[0003]因此，需要一种选择脉冲宽度调制(PWM)信号的延迟时间的方法，以便优化功率转换应用中的功率晶体管的控制。
[0004]根据一实施例，一种用于均等化在脉冲宽度调制(PWM)系统中的时间延迟的方法可包括以下步骤:确定多个PWM信号中的一者的最大传播延迟；确定所述多个PWM信号中的其它者的传播延迟；从最大传播延迟减去所述多个PWM信号中的其它者的传播延迟中的每一者；及将时间延迟加到所述多个PWM信号中的其它者中的每一者，所述时间延迟可实质上等于最大传播延迟与多个PWM信号中的相应其它者的传播延迟之间的差值。
[0005]根据所述方法的又一实施例，额外步骤可包括旁通对所述多个PWM信号中的其它者的时间延迟的步骤。根据所述方法的又一实施例，额外步骤可包括当发生限流条件时旁通对所述多个PWM信号中的其它者的时间延迟的步骤。根据所述方法的又一实施例，额外步骤可包括当发生故障条件时旁通对所述多个PWM信号中的其它者的时间延迟的步骤。根据所述方法的又一实施例，额外步骤可包括基于外部事件改变所述多个PWM信号中的其它者的时间延迟的步骤。
[0006]根据另一实施例，一种脉冲宽度调制(PWM)系统可包括:多个脉冲宽度调制(PWM)产生器，其用于产生多个PWM信号；及多个可配置时间延迟电路，其耦合在所述多个PWM产生器与相关联切换功率晶体管之间；其中所述多个PWM信号中的一者具有到相关联切换功率晶体管的最长传播延迟，且相关联可配置时间延迟电路实质上不具有时间延迟，且其中与所述多个PWM信号中的其它者相关联的所述多个可配置时间延迟电路在与所述多个PWM信号中的其它者的相关联时间延迟的组合中具有足够时间延迟以实质上与最长传播延迟匹配。
[0007]根据又一实施例，所述多个可配置时间延迟电路中的每一者可包括:多个移位寄存器，其串接耦合以提供穿过其的信号的多个时间延迟；及第一多路复用器，其具有多个输入及输出，所述多个输入中的每一者可耦合到多个移位寄存器的相关联输出；其中可为所要时间延迟选择第一多路复用器的所述多个输入中的一者。根据又一实施例，延迟控制寄存器可耦合到第一多路复用器且可存储用于选择第一多路复用器的所述多个输入中的一者的控制值。
[0008]根据又一实施例，具有第一输入的第二多路复用器可耦合到第一多路复用器的输出，第二输入可耦合到相关联PWM信号，且第三输入可耦合到替代PWM信号；且逻辑电路可耦合到第二多路复用器且可控制第二多路复用器，用于选择待耦合到其输出的第二多路复用器的输入中的一者。
[0009]根据又一实施例，输入控制寄存器可耦合到第二多路复用器，且可存储用于选择待耦合到其输出的第二多路复用器的输入中的一者的控制值。根据又一实施例，可在微控制器中提供所述多个移位寄存器及第一多路复用器。
[0010]根据又一实施例，多个可配置时间延迟电路中的每一者可包括:正边沿检测器，其具有耦合到来自相关联PWM产生器的PWM信号的输入；负边沿检测器，其具有耦合到来自相关联PWM产生器的PWM信号的输入；逻辑高计数器启用触发器，其具有耦合到正边沿检测器的输出的设定输入；逻辑低计数器启用触发器，其具有耦合到负边沿检测器的输出的设定输入；逻辑高计数器，其具有耦合到逻辑高计数器启用触发器的Q输出的计数启用输入；逻辑低计数器，其具有耦合到逻辑低计数器启用触发器的Q输出的计数启用输入；延迟寄存器，其在其中存储延迟时间值；逻辑高比较器，其具有耦合到逻辑高计数器的输出的第一输入及耦合到延迟寄存器的输出的第二输入；逻辑低比较器，其具有耦合到逻辑低计数器的输出的第一输入及親合到延迟寄存器的输出的第二输入；及输出触发器，其具有親合到来自逻辑高比较器的输出的设定输入、耦合到来自逻辑低比较器的输出的清除输入及提供经延迟PWM信号的输出；其中当来自逻辑高计数器的计数可等于延迟时间值时，来自逻辑高比较器的输出将输出触发器的Q输出设定到高逻辑电平，且当来自逻辑低计数器的计数可等于延迟时间值时，来自逻辑低比较器的输出将输出触发器的Q输出复位到低逻辑电平。根据又一实施例，可在微控制器中提供边沿检测器、计数器、触发器、比较器及延迟寄存器。
[0011]根据另一实施例，一种用于延迟脉冲宽度调制(PWM)信号的时间延迟设备可包括:多个移位寄存器，其串接耦合以提供穿过其的PWM信号的多个时间延迟；及多路复用器，其具有多个输入及输出，所述多个输入中的每一者可耦合到所述多个移位寄存器的相关联输出；其中可为所要时间延迟选择第一多路复用器的所述多个输入中的一者，且可在第一多路复用器的输出处提供经时间延迟的PWM信号。根据又一实施例，可在微控制器中提供所述多个移位寄存器及多路复用器。
[0012]根据另一实施例，一种用于延迟脉冲宽度调制(PWM)信号的时间延迟设备可包括:正边沿检测器，其具有耦合到PWM信号的输入；负边沿检测器，其具有耦合到PWM信号的输入；逻辑高计数器启用触发器，其具有耦合到正边沿检测器的输出的设定输入；逻辑低计数器启用触发器，其具有耦合到负边沿检测器的输出的设定输入；逻辑高计数器，其具有耦合到逻辑高计数器启用触发器的Q输出的计数启用输入；逻辑低计数器，其具有耦合到逻辑低计数器启用触发器的Q输出的计数启用输入；延迟寄存器，其在其中存储延迟时间值；逻辑高比较器，其具有耦合到逻辑高计数器的输出的第一输入及耦合到延迟寄存器的输出的第二输入；逻辑低比较器，其具有耦合到逻辑低计数器的输出的第一输入及耦合到延迟寄存器的输出的第二输入；及输出触发器，其具有耦合到来自逻辑高比较器的输出的设定输入、耦合到来自逻辑低比较器的输出的清除输入及提供经延迟PWM信号的输出；其中当来自逻辑高计数器的计数可等于延迟时间值时，来自逻辑高比较器的输出将输出触发器的Q输出设定到高逻辑电平，且当来自逻辑低计数器的计数可等于延迟时间值时，来自逻辑低比较器的输出将输出触发器的Q输出复位到低逻辑电平。根据又一实施例，可在微控制器中提供正和负边沿检测器、逻辑高和逻辑低计数器启用触发器、逻辑高和逻辑低计数器、延迟寄存器、逻辑高和逻辑低比较器及输出触发器。
【附图说明】
[0013]通过参考结合附图所作的以下描述可获取对本发明的更完全理解，附图中:
[0014]图1说明具有多个互补高和低脉冲宽度调制(PWM)信号及展示理想控制信号时序的多个切换功率晶体管的PWM产生器的示意性框图；
[0015]图2说明具有多个互补高和低脉冲宽度调制(PWM)信号及展示更现实控制信号时序的多个切换功率晶体管以及引入PWM控制信号时序延迟的驱动器及隔离电路的PWM产生器的示意性框图；
[0016]图3说明理想PWM控制信号时序及更现实典型PWM控制信号时序的示意性波形时序图；
[0017]图4说明根据本发明的特定实例实施例具有多个PWM产生器及可配置时间延迟电路的PWM产生器的示意性框图；
[0018]图5说明根据本发明的特定实例实施用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个移位寄存器及多路复用器的示意性框图；
[0019]图6说明根据本发明的另一特定实例实施例用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个移位寄存器及多路复用器的示意性框图，其进一步具有初始化、旁通及替代输入PWM信号控制；
[0020]图7说明根据本发明的又一特定实例实施用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个计数器及比较器的示意性框图；及
[0021]图8说明图7中所