及一个负转换，且指定的延迟时间值小于PWM信号周期。
[0036]预期且在本发明的范围内，如图5及6中所展示，微控制器可提供边沿检测器、触发器、比较器及延迟寄存器。
[0037]虽然已通过参考本发明的实例实施例描绘、描述及定义本发明的实施例，但此类参考不暗示对本发明的限制，且不应推断此限制。如受益于本发明的相关领域的一般技术人员将设想到，所揭示的标的物容许形式及功能上的大幅修改、更改及等效物。本发明的所描绘及描述的实施例仅为实例，而不穷尽本发明的范围。
【主权项】
1.一种用于均等化在脉冲宽度调制PWM系统中的时间延迟的方法，所述方法包括下列步骤: 确定多个PWM信号中的一者的最大传播延迟； 确定所述多个PWM信号中的其它者的传播延迟； 从所述最大传播延迟减去所述多个PWM信号中的所述其它者的所述传播延迟中的每一者；及 将时间延迟加到所述多个PWM信号中的所述其它者中的每一者，所述时间延迟实质上等于所述最大传播延迟与所述多个PWM信号中的所述相应其它者的所述传播延迟之间的差值。
2.根据权利要求1所述的方法，其进一步包括旁通对所述多个PWM信号中的所述其它者的所述时间延迟的步骤。
3.根据权利要求1所述的方法，其进一步包括当发生限流条件时旁通对所述多个PWM信号中的所述其它者的所述时间延迟的步骤。
4.根据权利要求1所述的方法，其进一步包括当发生故障条件时旁通对所述多个PWM信号中的所述其它者的所述时间延迟的步骤。
5.根据权利要求1所述的方法，其进一步包括基于外部事件改变所述多个PWM信号中的所述其它者的时间延迟的步骤。
6.一种脉冲宽度调制PWM系统，所述系统包括: 多个脉冲宽度调制PWM产生器，用于产生多个PWM信号；及 多个可配置时间延迟电路，其耦合在所述多个PWM产生器与相关联切换功率晶体管之间； 其中所述多个PWM信号中的一者具有到相关联切换功率晶体管的最长传播延迟，且所述相关联可配置时间延迟电路实质上不具有时间延迟，且其中与多个PWM信号中的其它者相关联的所述多个可配置时间延迟电路在与所述多个PWM信号的所述其它者的相关联时间延迟组合中具有足够时间延迟以实质上与所述最长传播延迟匹配。
7.根据权利要求6所述的PWM系统，其中所述多个可配置时间延迟电路中的每一者包括: 多个移位寄存器，其串接耦合以提供穿过其的信号的多个时间延迟；及第一多路复用器，其具有多个输入及输出，所述多个输入中的每一者经耦合到所述多个移位寄存器的相关联输出； 其中为所要的时间延迟选择所述第一多路复用器的所述多个输入中的一者。
8.根据权利要求7所述的PWM系统，其进一步包括延迟控制寄存器，所述延迟控制寄存器耦合到所述第一多路复用器，并且存储用于选择所述第一多路复用器的所述多个输入中的所述一者的控制值。
9.根据权利要求7所述的PWM系统，其进一步包括: 第二多路复用器，其具有耦合到所述第一多路复用器的输出的第一输入、耦合到相关联PWM信号的第二输入及耦合到替代PWM信号的第三输入；及 逻辑电路，其耦合到所述第二多路复用器且控制所述第二多路复用器，用于选择待耦合到其输出的所述第二多路复用器的所述输入中的一者。
10.根据权利要求7所述的PWM系统，其进一步包括输入控制寄存器，所述输入控制寄存器耦合到所述第二多路复用器，并且存储用于选择待耦合到其所述输出的所述第二多路复用器的所述输入中的一者的控制值。
11.根据权利要求7所述的PWM系统，其中在微控制器中提供所述多个移位寄存器及第一多路复用器。
12.根据权利要求6所述的PWM系统，其中所述多个可配置时间延迟电路中的每一者包括: 正边沿检测器，其具有耦合到来自所述相关联PWM产生器的所述PWM信号的输入； 负边沿检测器，其具有耦合到来自所述相关联PWM产生器的所述PWM信号的输入； 逻辑高计数器启用触发器，其具有耦合到所述正边沿检测器的输出的设定输入； 逻辑低计数器启用触发器，其具有耦合到所述负边沿检测器的输出的设定输入； 逻辑高计数器，其具有耦合到所述逻辑高计数器启用触发器的Q输出的计数启用输入； 逻辑低计数器，其具有耦合到所述逻辑低计数器启用触发器的Q输出的计数启用输入； 延迟寄存器，其在其中存储延迟时间值； 逻辑高比较器，其具有耦合到所述逻辑高计数器的输出的第一输入及耦合到所述延迟寄存器的输出的第二输入； 逻辑低比较器，其具有耦合到所述逻辑低计数器的输出的第一输入及耦合到所述延迟寄存器的输出的第二输入；及 输出触发器，其具有耦合到来自所述逻辑高比较器的输出的设定输入、耦合到来自所述逻辑低比较器的输出的清除输入及提供经延迟PWM信号的输出； 其中当来自所述逻辑高计数器的计数与所述延迟时间值相等时，来自所述逻辑高比较器的所述输出将所述输出触发器的Q输出设定到高逻辑电平，且当来自所述逻辑低计数器的计数与所述延迟时间值相等时，来自所述逻辑低比较器的所述输出将所述输出触发器的所述Q输出复位到低逻辑电平。
13.根据权利要求12所述的PWM系统，其中在微控制器中提供所述边沿检测器、计数器、触发器、比较器及延迟寄存器。
14.一种用于延迟脉冲宽度调制PWM信号的时间延迟设备，其包括: 多个移位寄存器，其串接耦合以提供穿过其的PWM信号的多个时间延迟；及多路复用器，其具有多个输入及输出，所述多个输入中的每一者经耦合到所述多个移位寄存器的相关联输出； 其中为所要的时间延迟选择所述第一多路复用器的所述多个输入中的一者，且在所述第一多路复用器的所述输出处提供经时间延迟的PWM信号。
15.根据权利要求14所述的时间延迟设备，其中在微控制器中提供所述多个移位寄存器及所述多路复用器。
16.一种用于延迟脉冲宽度调制PWM信号的时间延迟设备，其包括: 正边沿检测器，其具有耦合到PWM信号的输入； 负边沿检测器，其具有耦合到所述PWM信号的输入； 逻辑高计数器启用触发器，其具有耦合到所述正边沿检测器的输出的设定输入； 逻辑低计数器启用触发器，其具有耦合到所述负边沿检测器的输出的设定输入； 逻辑高计数器，其具有耦合到所述逻辑高计数器启用触发器的Q输出的计数启用输入； 逻辑低计数器，其具有耦合到所述逻辑低计数器启用触发器的Q输出的计数启用输入； 延迟寄存器，其在其中存储延迟时间值； 逻辑高比较器，其具有耦合到所述逻辑高计数器的输出的第一输入及耦合到所述延迟寄存器的输出的第二输入； 逻辑低比较器，其具有耦合到所述逻辑低计数器的输出的第一输入及耦合到所述延迟寄存器的输出的第二输入；及 输出触发器，其具有耦合到来自所述逻辑高比较器的输出的设定输入、耦合到来自所述逻辑低比较器的输出的清除输入及提供经延迟PWM信号的输出； 其中当来自所述逻辑高计数器的计数等于所述延迟时间值时，来自所述逻辑高比较器的所述输出将所述输出触发器的Q输出设定到高逻辑电平，且当来自所述逻辑低计数器的计数等于所述延迟时间值时，来自所述逻辑低比较器的所述输出将所述输出触发器的所述Q输出复位到低逻辑电平。
17.根据权利要求16所述的时间延迟设备，其中在微控制器中提供所述正和负边沿检测器、所述逻辑高和逻辑低计数器启用触发器、所述逻辑高和逻辑低计数器、所述延迟寄存器、所述逻辑高和逻辑低比较器及所述输出触发器。
【专利摘要】多个PWM产生器具有用于从所述PWM产生器产生的每一PWM控制信号的用户可配置时间延迟电路。所述时间延迟电路经调整使得所述PWM控制信号中的每一者同时到达其相关联功率晶体管。这可通过确定必须横贯最长传播时间的所述PWM控制信号的最大延迟时间且接着将所述PWM控制信号的所述延迟设定到实质上零延迟来完成。随后，可通过从所述最长传播时间减去其它PWM控制信号中的每一者的传播时间来确定用于所述其它PWM控制信号的所有其它延迟时间设定。借此确保所有所述PWM控制信号如当其离开其相应PWM产生器时一样，以实质上相同时间关系到达其相应功率晶体管控制节点。
【IPC分类】H02M1-38, H02M1-32, H02M1-08, H02M3-335
【公开号】CN104704728
【申请号】CN201480002564
【发明人】布赖恩·克里斯, 约翰·德依, 亚历克斯·杜梅亚斯, 斯蒂芬·鲍林
【申请人】密克罗奇普技术公司
【公开日】2015年6月10日
【申请日】2014年2月13日
【公告号】US8866525, US20140240020, WO2014133768A2, WO2014133768A3