专利名称：带栅极氧化物保护的快速高压电平移位器的制作方法
技术领域：
本发明一般涉及到电子电路，具体地是电压电平移位器。在需要的电压电平高于可利用的电压电平的许多应用领域中都会用到电压电平移位器。例如，集成电路可能需要用一种比芯片内部逻辑所使用的逻辑一电压电平更高的逻辑一电压电平驱动一个数字输出管脚。
对于在诸如快擦写存储器，EPROM和E2PROM等非易失性存储器电路中的应用，电平移位器普遍被用来驱动字线(也就是通过存储器单元的晶体管栅极)。
图1表示可以适合这种用途的一种标准的6-晶体管电平移位器10。对于存储器读操作，所需的字线驱动器输出通常会小于或等于数字电源电压Vdd(一般是1.8到5.5V)。对于存储器写操作，所需的输出可能在10V或以上。因此，写操作就需要用诸如图1中的电平移位器10那样的一种电平移位器来驱动字线。为了节省芯片面积并且降低电路的复杂性，在读过程中也使用写过程中所使用的电平移位器，而读过程中所需的逻辑一输出电压通常必须要小于或等于Vdd。在这种情况下，在读过程中就需要简单地降低连结在电平移位器10上的输出电平电源电压Vpp。
随着半导体制造工艺的尺寸越来越小，MOS晶体管上薄的绝缘薄膜(也就是栅极氧化物)会变得很薄，难以承受某些应用所需的全额高电压。典型的最高栅极氧化物电压限制VgoxMax的范围是7到20V，这取决于采用的集成电路制造工艺。因此就必须修改图1所示的电平移位器10。
图2表示在图1电路的基础上修改的一种电平移位器20。在电平移位器20中增加了晶体管Q2，Q3，Q10和Q11以限制电路中的任何栅极氧化物承受的最高电压。这种技术被统称为“共栅共阴(cascoding)”，而增加的晶体管被称为“共栅共阴器件”。另外还要再增加两个晶体管Q7和Q8，为由于电容耦合作用而超过电压限制的那些节点放电。这两项修改使修改后的电路中的晶体管数量增加了一倍，并且会明显降低输出切换速度，也就是增加了输入A的逻辑状态变换和结果的输出状态变换之间的延迟。
为了恢复速度，某些设计中采用额外的器件构成第二输出驱动路径，用于在逻辑一输出电压必须小于或等于Vdd的读操作过程中驱动输出。在这些设计中，由图2中的晶体管Q1到Q12构成的电路中的电平移位部分仅仅在逻辑一输出电压必须超过Vdd的写操作过程中才使用，其他情况下都被禁止。第二输出驱动路径是由晶体管Q13，Q14，Q15和Q16构成的。在这一路径中，Q13被用做逻辑驱动器，而Q14被用于模式控制。Q15是用来保护Q13和Q14的一个共栅共阴器件。最后，Q16是一个功能与Q7和Q8相似的放电器件。因为Q13，Q14和Q15是串联的，为了尽量减少从输入A到输出的状态变换延迟，它们的宽度应该比较大。这个第二输出驱动路径增加了更多的晶体管和附加控制信号需求，因为在输出电平电源电压Vpp超过栅极氧化物电压限制时必须要保护这些额外的晶体管。
在图2中，为了控制其栅共阴(也就是驱动输入B，C和D)和控制单独的驱动器路径(也就是驱动电源电压Vrr和输入E)，在电平移位器电路20之外必须要包括额外的控制和电源电路，这样就会增加芯片面积和电路的复杂性。由于电路的电平移位部分在读操作过程中是被禁止的，图2中的修改电路在读操作时不能驱动高于Vdd的电压。由于共栅共阴器件的作用，电平移位部分太慢了，无法用于快速读出。这样就会妨碍在某些应用中用这种电路作为存储器字线驱动器，例如是在需要用字线电压升压技术在低数字电源电压Vdd的条件下驱动快速存储器读出操作的情况下。
因此，在存储器电路的应用中就需要有一种改进的电压电平移位器，它在读出时能够足够快地驱动电平移位的电压，并且具有对写操作的栅极氧化物保护，而不会增加电路的尺寸或复杂性。
本发明提供了一种改进的电压电平移位器电路。该电路包括一个输出级，其配置可响应一个数字输入而产生需要的电平移位电压；可操作地耦合到输出级上的一个电压电平移位器，其配置可接收一个逻辑值并且驱动输出级，使输出级产生需要的电平移位电压；以及可操作地连接到电平移位器上的一个输入级，其配置能够接收数字输入并且向电平移位器提供逻辑值和一个保护信号；以及可操作地连接到输入和输出级和电平移位器上的一个装置，用来接收保护信号，在需要的电平移位电压大于最大栅极氧化物电压限制时为输出级和电平移位器提供电压保护。
按照本发明的一方面，如果施加到电平移位器的数字电源电压小于一个参考电平，并且需要的电平移位电压(例如是逻辑1电压)是等于参考电平的一个提高的数字电平电压，就进一步配置输出级使其接收处在小于最大栅极氧化物电压限制的参考电平的一个输出级电源电压。这一提高的数字电平电压等于输出级电源电压。
按照本发明的另一方面，如果需要的电平移位电压大于最大栅极氧化物电压限制，就进一步配置输出级使其接收大于最大栅极氧化物电压限制的一个输出级电源电压。这一需要的电平移位电压等于输出级电源电压。
按照本发明的再一方面，如果需要的电平移位电压小于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收小于数字电源电压的一个输出级电源电压，并且需要的电平移位电压等于输出级电源电压。
按照本发明的又一方面，如果需要的电平移位电压等于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收等于数字电源电压的一个输出级电源电压，并且需要的电平移位电压等于输出级电源电压。
本发明的电路比图2所示的常规的电平移位器要小大约50％，输入控制和电源线都比较少，这样就能减少电路面积和控制的复杂性。并且只需要一个校准的共栅共阴电压，减少了实施的复杂性。
在本发明的电路中，电路的电平移位部分与用来驱动负载的输出级是分离的，因而减少了瞬时切换电流。另外，由于在电路的电平移位部分中消除了串联的共栅共阴器件(也就是不再需要图2中的晶体管Q2，Q3，Q10和Q11)而减少了从数字输入到电平移位输出的传播延迟。
参照以下结合附图的说明和权利要求就能对本发明的其他目的和成就有更加充分的理解。
图1表示一种常规的电压电平移位器；图2表示一种修改的常规电压电平移位器；图3表示按照本发明一个实施例的电压电平移位器电路；以及图4表示用来驱动图3的电压电平移位器电路的一个共栅共阴电压输入的一种电路。
图3表示按照本发明一个实施例的电压电平移位器电路30。电路30包括可操作地连接到一个输出级34和一个输入级35上的一个反相器形式的电压电平移位器32。在本实施例中，用作为共栅共阴电压的信号和逻辑信号以及逻辑零电源代替了图2中的各种共栅共阴电压输入B，C和D，从而减少了电路复杂性和晶体管数量。不再象图2中那样需要单独的读出路径(也就是第二输出驱动路径)，因为逻辑/共栅共阴信号在读出操作中可以足够快地切换电平移位器电路30。
以下是对电压电平移位器电路30的功能性描述。在一种状态下，例如是在存储器读操作中，为了获得小于栅极氧化物电压限制VgoxMax的输出电压电平，将电源电压Vpp设置在等于或小于VgoxMax。另外，通过输入线37驱动共栅共阴输入电压B达到Vss(逻辑零)，因为不需要过电压保护。由于输入B被驱动到Vss，晶体管T1和T2构成了一个标准的逻辑反相器。同样，晶体管T3和T4也构成一个标准的逻辑反相器35。晶体管T3到T8的作用与一个标准电平移位器相同，在图3中用标号32表示。电平移位器32包括一个电平移位部分36。在电平移位器32中，节点N1是数字输入，而节点N4是由T8和T6驱动的电平移位的输出。
只要将输入B驱动到Vss，T11的栅极也就处在Vss。这样，T11就会导通，输出Vo和T9之间可以视为短路。由经过缓冲的输入A控制T12，使其在T10导通或关断时也导通或关断。因此，T10和T12可以被视为连接在Vo和Vss之间的一个晶体管，由节点N2驱动它的栅极。在上述情况下，T10和T12与T6并联；而T11和T9也和T8并联。因此，输出Vo和N4一同转变，也就是Vo等于N4，即标准电平移位器的电平移位输出。
因此，在这种操作模式下，例如是存储读操作，电压电平移位器30就象是有一个连接到输入的反相器的一个标准电平移位器。如果将数字电平输入A设置在数字电源Vdd(逻辑一)，输出Vo就被驱动到Vss(逻辑零)。如果将输入A设置在Vss也就是逻辑零，输出Vo就被驱动到电平移位的逻辑一，即电压等于Vpp。如果要求代表逻辑一的输出电压小于或等于栅极氧化物电压限制(也就是Vpp≤VgoxMax)，就可以采用这种操作模式。
当输入A的电压电平从Vss变成Vdd时，输出Vo从Vpp切换到Vss。为此，当A等于Vdd时，节点N1关断晶体管T5使节点N3被拉高，而节点N2导通晶体管T6使节点N4拉低。然而，T8仍然导通，直至N3上升到Vpp减去一个PMOS阈值。在T6将N4下拉到Vpp减去一个PMOS阈值之前，N3不会开始上升。在本实施例中，T6被设计成足够大能够吸收比T8能够传送的更大的电流，这样，T6就能拉低N4。
在图1所示的标准电平移位器中，因为Te和Tf(在图3中分别对应着T8和T6)驱动电平移位器的输出，两个器件都应该足够大才能驱动输出负载电容。因此，在这种标准电平移位器中，在从高到低的输出转变过程中通过Te和Tf的电流肯定是很大的。
本发明这一实施例的一个创新在于由T5，T6，T7和T8构成的电平移位部分36和用来驱动输出负载的器件也就是晶体管T9，T10，T11和T12是分离的。这种设计能够大大改善速度，因为T6和T8不需要大到足以驱动负载，而是仅仅需要足以驱动输出级34中的T9的栅极。这样还能明显减少通过T8和T6的瞬时切换电流。
在另一种情况下，例如是在存储器写操作中，如果要求输出Vo上的电压大于栅极氧化物电压限制VgoxMax，电压电平移位器电路30必须按以下的方式工作，将所有栅极到源极，栅极到漏极和栅极到沟道电压都限制在小于VgoxMax的值。在这种操作模式下可以采用下述的顺序。将输入A作为或是逻辑零或是逻辑一的一个需要的逻辑电平。将共栅共阴输入B提升到小于或等于数字电源电压Vdd减去一个NMOS阈值的一个电压电平。然后将电源输入Vpp提升到一个需要的逻辑一输出电压电平VppHV，此处的VppHV＞VgoxMax。如果输入A是逻辑零，输出Vo就随着Vpp上升。如果输入A是逻辑一，输出Vo就保持在Vss即逻辑零。在Vpp下降到小于VgoxMax的某一电压之前，所有输入都是稳定的。当Vpp下降到VgoxMax以下时，输入B被驱动到Vss，而输入A上的数字输入值就能改变逻辑电平了。
当共栅共阴输入B这样上升时，节点N1和N2都等于输入B上的共栅共阴电压或Vdd，这取决于输入A上的逻辑电平。假设Vdd小于或等于VgoxMax，而Vpp减去输入B上的共栅共阴电压后小于或等于VgoxMax减去一个NMOS阈值电压，所有栅极氧化物承受的电压都小于或等于VgoxMax。
本发明这一实施例的第二个创新在于对电平移位部分36中的下拉T5和T6的源极连接是连接到共栅共阴输入B而不是Vss，并且用Vdd的电压或者是由于T1/T2和T3/T4构成的反相器而用输入B上的电压驱动T5和T6的栅极。这样就能从电压电平移位器30的电平移位部分36中去掉串联的共栅共阴晶体管(诸如图2中的Q2，Q3，Q10和Q11)。
以下要说明这第二个创新。在电压电平移位器30中，T5和T6在其各自在节点N1和N2上的栅极电压等于输入B上代表逻辑零的电压时被关断，因此，N1和N2上的电压仅仅需要在Vdd和输入B上的电压之间变动。因为输入B大于Vpp减去VgoxMax，N1和N2上的电压不会下降到Vpp减去VgoxMax以下。因此，在N4或N5上升到VgoxMax以上时，T5和T6不需要共栅共阴器件用于栅极到漏极电压保护。另外，由于输入B大于Vpp-VgoxMax，N3和N4不会被下拉到Vpp-VgoxMax以下。因此，T7和T8不需要电压保护的共栅共阴器件，并且T7和T8的栅极到源极和栅极到漏极电压决不会超过VgoxMax。另外，因为Vpp小于VgoxMax，N1和N2上的电压不会上升到VgoxMax以上。因此，T5和T6就不会承受大于VgoxMax的栅极到源极电压。这样，N1和N2上的电压同时可作为电压保护控制信号和逻辑信号，其中用等于输入B上的电压的一个电压代表逻辑零值。作为这第二个创新的结果，从输入A到电平移位输出Vo的传播延迟，电路面积，电路的复杂性，以及所需的输入信号和电源电压的数量都可以减少。
在一个具体实施例中，假设输入A＝5V，Vdd＝5V，输入B＝4V，Vpp＝11V，VgoxMax＝9V，而Vss＝0V。因为输入A上的电压是5V，T2导通，T1关断，而N1被拉到输入B上的4V电平。因为N1上的电压等于4V，T3导通，将N2上的电压拉到5V。T1，T2，T3和T4的所有节点都小于或等于Vdd，因而不必担心栅极氧化物电压限制。T5被N1上的电压关断，因为其栅极到源极电压是零。T6被N2上的电压(Vgs＝1V)导通，使N4上被下拉到4V的电压得以保持。T7被导通(Vgs＝4V-11V＝-7V)，保持N3上的电压随着Vpp上升被上拉到Vpp。N3上的电压保持T8关断。这样，对于T5来说Vgd＝4-11＝-7V，Vgs＝0V，而Vgb＝4-0＝0V。对于T6Vgs＝5-4＝1V，Vgd＝5-4＝1V，而Vgb＝5V。对于T7Vgs＝4-11＝-7V，Vgd＝-7V，而Vgb＝-7V。对于T8Vgs＝0V，Vgd＝11-4＝7V，而Vgb＝0V。
在输出级，T9关断。因此，对于T9Vgs＝0V，Vgb＝0V。N5上的电压被T11下拉到4V加上一个PMOS阈值或者是大约5V。因此，T9上的Vgd不会超过6V。对于T11Vgd＝4-0＝4V，Vgs＝大约-1V，而Vgb＝4-11＝-7V。对于T13Vgs＝0V，Vgd＝4-5＝-1V，而Vgb＝4V。对于T12Vgs＝5V，Vgd＝5V，Vgb＝5V。对于T10Vgs＝5V，Vgd＝5V，而Vgb＝5V。因此，栅极氧化物不会出现7V以上电压。
类似的分析显示出，当Vpp斜坡上升到11V，数字输入A是0V，而在栅极氧化物上不会超过7V。
值得注意的是，Vdd和输入B上的电压电平决定了栅极氧化物承受的最大电压。当Vdd＝VgoxMax；输入B＝VgoxMax-Vtnbb，其中的Vtnbb被定义为具有负VgoxMax基片偏置的一个NMOS晶体管的阈值电压；并且Vpp＝(2*VgoxMax)-Vtnbb时，就能获得这一电压电平移位器能够承受的不会违反栅极氧化物电压限制的最大Vpp。
还要注意到T12的栅极可以转接到数字电源Vdd，而不是节点N2，不会损失其功能或氧化物保护，但是可能会增加从输入A上的状态变化到造成输出转变之间的延迟。
如果在输入A转变的同时Vpp大于VgoxMax且输入B大于0V，电平移位器就能正确动作，但是电路速度会下降。如果电平移位器在这种模式下工作，通过将输入B驱动到等于Vpp减去VgoxMax的一个电压，就能将从输入A上的转变到在输出上造成的状态变化的延迟减到最小。按照这样的电压来设置输入B，使Vdd减去输入B上的电压的值达到最大，这样就能改善T1和T2构成的反相器、T3和T4构成的反相器、下拉晶体管T5以及下拉晶体管T6的电流驱动能力。这样就能尽量减少从输入A到电平移位输出的传播延迟。
图4表示用来驱动输入B的一个电路40。正如本领域的技术人员所知，也可以用其他电路来驱动输入B。
尽管本发明是结合着具体实施例来描述的，本领域的技术人员在以上说明的基础上显然还能看出许多选择，修改和变更。因此，所有这些选择，修改和变更都应该被纳入附带的权利要求书的含义和范围之内。
权利要求
1.一种电路，包括一个输出级(34)，其配置可响应一个数字输入而产生需要的电平移位电压；可操作地连接到输出级上的一个电压电平移位器(32)，其配置可接收一个逻辑值并且驱动输出级，使输出级产生需要的电平移位电压；可操作地连接到电平移位器上的一个输入级(35)，其配置能够接收数字输入并且向电平移位器提供逻辑值和一个保护信号；以及可操作地连接到输入和输出级和电平移位器上的一个装置(37)，用来接收保护信号，在需要的电平移位电压大于最大栅极氧化物电压限制时为输出级和电平移位器提供电压保护。
2.按照权利要求1的电路，其中，如果施加到电平移位器的数字电源电压小于一个参考电平，并且需要的电平移位电压是等于参考电平的一个提高的数字电平电压，就进一步配置输出级使其接收处在小于最大栅极氧化物电压限制的参考电平的一个输出级电源电压，并且其中这一提高的数字电平电压等于输出级电源电压。
3.按照权利要求1的电路，其中，如果需要的电平移位电压大于最大栅极氧化物电压限制，就进一步配置输出级使其接收大于最大栅极氧化物电压限制的一个输出级电源电压，并且其中这一需要的电平移位电压等于输出级电源电压。
4.按照权利要求1的电路，其中，如果需要的电平移位电压小于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收小于数字电源电压的一个输出级电源电压，并且其中需要的电平移位电压等于输出级电源电压。
5.按照权利要求1的电路，其中，如果需要的电平移位电压等于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收等于数字电源电压的一个输出级电源电压，并且其中需要的电平移位电压等于输出级电源电压。
6.按照权利要求1的电路，其中，输入级包括一个反相器(35)，用来接收数字输入并且为电平移位器提供一个作为逻辑值的反相数字输入。
7.按照权利要求6的电路，其中，输入级包括一个装置(37)，用于接收一个为输出级提供一个保护电压的保护信号。
8.按照权利要求6的电路，其中，将输入级配置成通过单一信号向电平移位部分发送保护电压和反相的逻辑值，用来提高切换速度并减少电路面积。
9.按照权利要求1的电路，其中，电平移位器进一步包括一个电平移位部分(36)，该电平移位部分(36)驱动用于驱动负载的输出级。
10.按照权利要求9的电路，其中，电平移位部分中包括装置(37)，用来接收一个使能对过电压状态进行自我保护的保护信号。
11.按照权利要求1的电路，其中，电平移位器包括一个装置(37)，用来接收为输出级提供保护电压的保护信号。
12.按照权利要求1的电路，其中，电平移位器配置成向输出级发送保护电压和逻辑值，用来提高切换速度并降低切换电流。
13.一种电路，包括一个输出级(34)，其配置成可响应一个数字输入而产生需要的电平移位电压；可操作地连接到输出级上的一个电压电平移位器(32)，其配置可接收一个逻辑值并且驱动输出级，使输出级产生需要的电平移位电压；可操作地连接到电平移位器上的一个输入级(35)，其配置成能够接收数字输入并且向电平移位器提供逻辑值和一个保护信号；以及可操作地连接到输入和输出级和电平移位器上的一个装置(37)，用来接收保护信号，在需要的电平移位电压大于最大栅极氧化物电压限制时为输出级和电平移位器提供电压保护；其中，如果施加到电平移位器的数字电源电压小于一个参考电平，并且需要的电平移位电压是等于参考电平的一个提高的数字电平电压，就进一步配置输出级使其接收处在小于最大栅极氧化物电压限制的参考电平的一个输出级电源电压；其中，如果需要的电平移位电压大于最大栅极氧化物电压限制，就进一步配置输出级使其接收大于最大栅极氧化物电压限制的一个输出级电源电压；其中，所述需要的电平移位电压等于所述输出级电源电压。
14.按照权利要求13的电路，其中，如果需要的电平移位电压小于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收小于数字电源电压的一个输出级电源电压。
15.按照权利要求13的电路，其中，如果需要的电平移位电压等于施加到电平移位器上的数字电源电压，就进一步配置输出级使其接收等于数字电源电压的一个输出级电源电压。
16.按照权利要求13的电路，其中，将输入级配置成向电平移位部分发送保护电压和逻辑值，用来提高切换速度并减少电路面积。
17.按照权利要求13的电路，其特征是将电平移位器配置成向输出级发送保护电压和逻辑值，用来提高切换速度并减少切换电流。
18.一种方法，包括以下步骤用一个输出级(34)响应一个数字输入而产生需要的电平移位电压；用一个电压电平移位器(32)驱动输出级，使输出级产生需要的电平移位电压；用一个输入级(35)为电平移位器提供一个逻辑值和一个保护信号；以及当需要的电平移位电压大于一个最大栅极氧化物电压限制时，为输入和输出级以及电平移位器提供电压保护。
19.按照权利要求18的方法，其中，进一步包括以下步骤，如果施加到电平移位器的数字电源电压小于一个参考电平，并且需要的电平移位电压是等于所述参考电平的一个提高的数字电平电压，就用输出级接收处在小于最大栅极氧化物电压限制的参考电平的一个输出级电源电压，并且其中所述提高的数字电平电压等于输出级电源电压。
20.按照权利要求18的方法，进一步包括以下步骤，如果需要的电平移位电压大于最大栅极氧化物电压限制，就用输出级接收大于最大栅极氧化物电压限制的一个输出级电源电压，并且其中，所述需要的电平移位电压等于所述输出级电源电压。
21.按照权利要求18的方法，进一步包括以下步骤，如果需要的电平移位电压小于施加到电平移位器上的数字电源电压，就用输出级接收小于所述数字电源电压的一个输出级电源电压，并且其中需要的电平移位电压等于输出级电源电压。
22.按照权利要求18的方法，进一步包括以下步骤，其中如果需要的电平移位电压等于施加到电平移位器上的数字电源电压，就用输出级接收等于数字电源电压的一个输出级电源电压，并且其中需要的电平移位电压等于输出级电源电压。
23.按照权利要求18的方法，进一步包括以下步骤，从电平移位器向输出级发送一个保护电压和一个逻辑值，用来提高切换速度并减少切换电流。
24.按照权利要求18的方法，进一步包括以下步骤，从输入级向电平移位部分发送一个保护电压和一个逻辑值，用来提高切换速度并减少电路面积。
全文摘要
带栅极氧化物保护的一种高压电平移位器电路,它能够在存储器电路的应用中为读出和写入操作提供电平移位的电压,而不会增加电路的复杂性。电平移位器电路包括一个电压电平移位器和用来驱动负载的输出级。电平移位器电路可以用来驱动大于栅极氧化物电压限制的电压(也就是用于存储器写操作的电平上移),用来驱动小于或等于数字电源电平的一个电平(也就是用于标准存储器读操作的电平下移或是不移动电平),以及用来驱动大于数字电源电平但是小于栅极氧化物电压限制的电压(也就是在数字电源电压对标准读出访问太低时用于存储器“增强读出”操作的快速电平上移)。
文档编号H03K19/01GK1365540SQ01800583
公开日2002年8月21日 申请日期2001年1月10日 优先权日2000年1月20日
发明者J·戈斯威克 申请人:皇家菲利浦电子有限公司