专利名称：信号同步方法及其电路的制作方法
技术领域：
本发明涉及一种信号同步方法及其电路。本发明尤其涉及一种同步两个以不同频率的时脉触发的信号的方法及其电路。
背景技术：
随着集成电路设计复杂度日益提高，愈来愈多人利用电子设计自动化(electron design automation，EDA)的辅助工具协助设计者在设计过程中，提早发现缺失所在及分析与最佳化处理测试样本的完整性，减少多余或没必要的测试时程浪费，以缩短开发的时程。相同频率时脉触发的信号的电路设计即可经由这类辅助工具很容易地仿真并分析出可靠的结果。
然而，设计者仍必须面对不同频率时脉触发的信号所产生的时序问题。例如，相机使用48Mhz的高阶精简指令运算(Advanced RISCMachine，ARM)处理器，为达到一定的效能，其专属电路采用较高频率的时脉，如100Mhz。但是传感器的输入信号以13.5或27Mhz同步处理，其相对应的电路则采用27Mhz的时脉。而这类时序问题以EDA的辅助工具仿真分析出的结果并不可靠。
如图1a所示，第一模块11以较低频率时脉运作，并以较低频率时序信号LCK处理允许写入(write enable)信号WE，将第一缓存器111中的资料传送至第二模块12。第二模块12以较高频率时序信号HCK的时脉取样允许写入信号WE以接收第一模块11所传来的数据，并存入第二模块12中的第二缓存器121。当允许写入信号WE位于高电位时，即为1的状态时，第二模块12可接收第一模块11传送过来的资料并存入第二缓存器121中。图1b显示图1a中允许写入信号WE与较高频率时序信号HCK的时序图，第二模块12于时脉为1时取样未经同步处理的允许写入信号WE。在图1b位置a时，由于第二模块12需要足够的时间以确认取样到的允许写入信号WE，因此可能错失这次的允许写入信号WE。在位置b时才能成功读取到允许写入信号，并允许资料写入。面对这类不同频率时脉的时序问题，设计者必需花费许多时间逐一检查输出结果并进行微调，以符合其预期的结果。另外，因电路设计变更或工艺改变等因素的影响，设计者必须再次检查并微调其电路设计，因而延长开发设计的时程。
因此如何同步两个不同频率触发的电路模块解决上述的时序问题，使EDA辅助工具的分析结果可被信赖，以缩短开发的时程便成为目前亟待改善的课题。
发明内容
针对上述问题，本发明的目的为提供一种同步两个以不同频率的时脉触发的信号的方法及其电路，其可解决两个以不同频率的时脉触发的信号所产生的时序问题，使电路设计者不需花费过多的时间在时序问题上，以缩短电路设计的开发时程。
本发明的另一目的为提供一种同步两个以不同频率的时脉触发的信号的方法及其电路，其可使电子设计自动化(electron designautomation，EDA)辅助工具的仿真分析结果可被信赖。
为实现上述目的，本发明的同步两个以不同频率的时脉触发的信号的方法，是在较高频率时序信号的正缘(positive edge)及负缘(negativeedge)均对较低频率允许写入信号进行取样。若在正缘时取样结果为低电位，即为0时，在下一负缘再进行一次取样。若在负缘的取样结果为高电位，即为1时，则下一正缘即不进行取样。亦即在较高频率时序信号正缘或负缘的取样结果为1时，下一相反缘不进行取样。若在正缘或负缘的取样结果为0，下一相反缘则进行取样。最后，将在正缘及负缘的取样结果联集输出一已同步允许写入信号。
另外，依据上述的同步两个以不同频率的时脉触发的信号的方法的实施电路包括一记录电路以及一取样电路。记录电路用以记录在较高频率时序信号的正缘及负缘应进行取样动作的状态。取样电路则是依据记录电路记录的取样动作状态，在相反缘作出相对应的取样动作，并将在正缘及负缘的取样结果联集输出已同步允许写入信号。
记录电路包括一第一D型正反器及一第二D型正反器，两者均是正缘触发型。第一D型正反器用以记录正缘取样后的取样动作状态，第二D型正反器则是记录负缘取样后的取样动作状态。取样电路则包括一第一与门、一第三D型正反器、一第二与门、一第四D型正反器、一或门以及一第五D型正反器。第三D型正反器、第四D型正反器以及第五D型正反器均为正缘触发型。第一与门及第二与门用以控制较低频率允许写入信号输入第三D型正反器及第四D型正反器。第三D型正反器及第四D型正反器则是用以在负缘及正缘对较低频率允许写入信号取样。当第一D型正反器及第二D型正反器记录状态为锁定状态时，第一与门及第二与门的输出为0，代表第三D型正反器及第四D型正反器无法取样，输出结果也为0。当第一D型正反器及第二D型正反器记录状态为取样状态时，第一与门及第二与门的输出则随着较低频率允许写入信号变化，并由第三D型正反器及第四D型正反器取样并输出结果。之后再以或门联集输出在正缘及负缘的取样结果成为一已同步允许写入信号。第五D型正反器则控制已同步允许写入信号在较高频率时序信号的正缘转换。较高频率模块即可在较高频率时序信号的正缘时取样已同步允许写入信号来处理较低频率模块传入的资料。
依本发明的同步两个以不同频率的时脉触发的信号的方法及其电路，可将第一模块产生的较低频率允许写入信号与第二模块的较高频率时序信号经过同步处理产生一已同步允许写入信号。随后，第二模块以已同步允许写入信号触发并接收第一模块传送过来的数据。如此，较低频率与较高频率的两个模块可视为同步的模块，即可以EDA的辅助工具协助设计者仿真分析出可靠的结果，以缩短开发设计的时程。
图1a为一现有的不同频率的时脉触发的模块间数据传递示意图。
图1b为图1a的较低频率允许写入信号与较高频率时序信号的时序图。
图2为一运用本发明较佳实施例的同步两个以不同频率的时脉触发的信号的方法及其电路于不同频率的时脉触发的模块间数据传递的示意图。
图3为一流程图，显示依本发明较佳实施例的同步两个以不同频率的时脉触发的信号的方法的实施步骤。
图4a显示依本发明较佳实施例的同步两个以不同频率的时脉触发的信号的电路。
图4b显示图4a所示电路的对应的时序图。
图号说明11 第一模块 111 第一缓存器12 第二模块 121 第二缓存器23 同步电路 24 第三缓存器41 记录电路 411 第一D型正反器412 第二D型正反器42 取样电路421 第一与门 422 第二与门423 第三D型正反器424 第四D型正反器425 或门 426 第五D型正反器HCK 较高频率时序信号 LCK 较低频率时序信号Lock 锁定状态 Nstate 负缘的取样动作状态Pstate 正缘的取样动作状态 WE 允许写入信号Sampling 取样状态 SWE 已同步允许写入信号S31～S34本发明的同步两个以不同频率的时脉触发的信号的方法步骤具体实施方式
以下将参照相关附图，说明依本发明较佳实施例的同步两个以不同频率的时脉触发的信号的方法及其电路，其中相同的元件将以相同的参照图号加以说明。
请参照图2，在第一模块11及第二模块12间设置一同步电路23。利用同步电路23将第一模块11输出的允许写入信号WE以较高频率时序信号HCK同步化后，输出已同步允许写入信号SWE。第二模块12再以较高频率时序信号HCK取样已同步允许写入信号SWE来接收第一模块11所传送的资料，并暂存于第二缓存器121中。如此即可解决上述习知技术的时序问题。以下将详细说明同步两个以不同频率的时脉触发的信号的方法。
依本发明实施例的同步两个以不同频率的时脉触发的信号的方法，其精神为在较高频率时序信号HCK的正缘(positive edge)及负缘(negative edge)时均对较低频率的允许写入信号WE进行取样的动作。请参照图3说明其实施步骤。在较高频率时序信号HCK的正缘及负缘时对较低频率允许写入信号WE的取样动作区分为两种一种是对较低频率的允许写入信号进行取样动作(以下称为取样状态)，另一种是锁定状态，即不进行取样。首先将在较高频率时序信号HCK正缘及负缘时的取样动作初始化为取样状态(S31)。即初始状态时，在较高频率时序信号的正缘及负缘均会对较低频率允许写入信号WE进行取样。接着，随着较高频率时序信号HCK正缘及负缘的转换，分别在正缘及负缘对较低频率允许写入信号WE进行取样，并记录在较高频率时序信号HCK的正缘及负缘的取样动作状态(S32)。再依据记录的正缘及负缘的取样动作状态在下一相反缘进行相对应的取样动作(S33)。其改变取样动作状态的依据为若在较高频率时序信号HCK的正缘对较低频率允许写入信号WE取样的结果为高电位，即为1的状态，则改变正缘的取样动作状态为锁定状态。若下一个时间周期的正缘的取样结果为低电位，即为0的状态，则改变正缘的取样动作状态为取样状态。同样的，若在较高频率时序信号HCK的负缘对较低频率允许写入信号WE取样的结果为1，则改变负缘的取样动作状态为锁定状态。若下一个时间周期的负缘取样结果为0，则改变负缘的取样动作状态为取样状态。其意义为，若在较高频率时序信号HCK的正缘，其前一个负缘的取样动作状态为取样状态，表示在前一个负缘对较低频率允许写入信号WE的取样结果为0，必须在目前的正缘取样。若前一个负缘的取样动作状态为锁定状态，表示在前一个负缘对较低频率允许写入信号WE的取样结果为1，目前所在的正缘就不需要再进行取样。同理，目前所在的负缘是否取样也由前一个正缘取样的结果来决定，在此不再阐述。最后，将分别在较高频率时序信号HCK的正缘及负缘时对较低频率允许写入信号WE取样的结果联集输出成一已同步允许写入信号SWE(S34)。亦即在较高频率时序信号HCK的正缘或负缘取样到较低频率允许写入信号WE为1，即输出1的信号。
请参照图4a，显示实现依上述实施例的同步两个以不同频率的时脉触发的信号的方法的电路，其包括一记录电路41以及一取样电路42。记录电路41用以记录在一较高频率时序信号的正缘及负缘时取样动作的状态。其是由第一D型正反器411及第二D型正反器412所组成，两者均是正缘触发型。第一D型正反器411的D端子接受较低频率允许写入信号WE，CK端子接受较高频率时序信号HCK，Q端子外接且其初始状态为0，代表取样状态。因其为正缘触发型，当在较高频率时序信号HCK正缘时即触发第一D型正反器411。若输入的较低频率允许写入信号WE为1时，Q端子输出即为1，代表锁定状态，若输入的较低频率允许写入信号WE为0时，Q端子输出即为0，即为取样状态。由上述作动可知，第一D型正反器411系记录在较高频率时序信号HCK的正缘时取样动作的状态。第二D型正反器412的D端子接受较低频率允许写入信号WE，CK端子接受较高频率时序信号HCK的反相，Q端子外接且其初始状态为0，代表取样状态。同样的，因其为正缘触发型，当在较高频率时序信号HCK负缘时，经反相后即触发第二D型正反器412。若输入的较低频率允许写入信号WE为1时，Q端子输出即为1，代表锁定状态。若输入的较低频率允许写入信号WE为0时，Q端子输出即为0，即为取样状态。因此第二D型正反器412系记录在较高频率时序信号HCK的负缘时取样动作的状态。
取样电路42依据记录电路41记录的在该较高频率时序信号HCK正缘及负缘时取样动作的状态，对一较低频率允许写入信号WE进行取样，并将分别在正缘及负缘时取样的结果联集输出成一已同步输出信号SWE。其构成元件包括一第一与门421、一第三D型正反器423、一第二与门422、一第四D型正反器424、一或门425以及一第五D型正反器426。第三D型正反器423、第四D型正反器424以及第五D型正反器426均为正缘触发型。
第一与门421的一输入端子接受该较低频率允许写入信号WE，另一输入端子接受记录电路41的第一D型正反器411Q端子输出的反相，输出端子则外接至第三D型正反器423的D端子。第三D型正反器423的CK端子接受该较高频率时序信号HCK的反相，Q端子外接至或门425的一输入端，且其初始状态为0。第二与门422的一输入端子接受该较低频率允许写入信号WE，另一输入端子接受记录电路41的第二D型正反器412Q端子输出的反相，输出端子则外接至第四D型正反器424的D端子。第四D型正反器424的CK端子接受该较高频率时序信号HCK，Q端子外接至或门425的另一输入端，且其初始状态为0。
接着说明上述电路的作动方式。由于第三D型正反器423为正缘触发型，因此在较高频率时序信号HCK的负缘时，经反相之后触发第三D型正反器423对较低频率允许写入信号WE进行取样。而D端子的输入为较低频率允许写入信号WE与第一D型正反器411的交集输出。若较低频率允许写入信号WE为0，第一与门421的输出必为0，第三D型正反器423对较低频率允许写入信号WE取样的结果也为0，并输出至或门425。若第一D型正反器411为锁定状态并输出1，经反相输入第一与门421后，第一与门421的输出也为0，第三D型正反器423取样的结果同样为0。其意义为，在此较高频率时序信号HCK负缘的前一个正缘已取样到较低频率允许写入信号WE的结果为1，并经第一D型正反器411记录其状态为锁定状态。故在此负缘时不再对较低频率允许写入信号WE取样，并输出0。反的，在前一个正缘取样结果为0，第一D型正反器411记录的状态即为取样状态而输出0，在负缘时即会进行取样。若取样较低频率允许写入信号WE的结果为0则输出0，结果为1则输出1。
同理，第四D型正反器424在较高频率时序信号HCK的正缘受到触发而进行取样。其取样结果受到较低频率允许写入信号WE及第二D型正反器412记录前一个负缘的取样动作状态的影响。亦即当前一个负缘取样到1时，第二D型正反器412记录锁定状态，第四D型正反器424即输出0。当第二D型正反器412记录状态为取样状态，且较低频率允许写入信号WE为1，第四D型正反器424取样的结果才为1并输出1。最后，或门425将在较高频率时序信号HCK的正缘及负缘对较低频率允许写入信号WE取样的结果联集后输出已同步允许写入信号SWE。
另外可将或门425的输出连接至第五D型正反器426的D端子。第五D型正反器426的CK端子接受较高频率时序信号HCK，Q端子外接输出已同步允许写入信号SWE，其初始状态为0。如此，已同步允许写入信号SWE只在较高频率时序信号HCK的正缘发生变化。当此已同步允许写入信号SWE传至第二模块12时，再于较高频率时序信号HCK的正缘取样已同步允许写入信号SWE，并依取样的结果接受第一模块11传送的资料。
图4b显示上述实施例的时序图。在位置a时，处于较高频率时序信号HCK的正缘并对较低频率允许写入信号WE进行取样。因为需要足够的时间以确认取样到的允许写入信号WE，因此错失这次的允许写入信号WE，正缘的动作状态仍保持为取样状态。在位置c时，处于较高频率时序信号HCK的负缘并进行取样，因取样结果为1，负缘的动作状态改变为锁定状态。联集在正缘及负缘取样的结果应输出1。但是第五D型正反器426只在正缘位置被触发，因此联集的结果延迟至位置d输出已同步允许写入信号SWE的波形。同时，在位置d正缘取样的结果仍为0，因此仍保持取样状态。直到位置b时取样到1才改变为锁定状态，并在位置g时取样到0而改回取样状态。同理，在位置e时，在负缘取样到0，则将原本的锁定状态改变为取样状态，在位置f时取样到1，则改变动作状态为锁定状态。
由图4b的时序图可知，已同步允许写入信号SWE的波形变化会比较低频率允许写入信号WE延迟一个时间周期。因此可在第一模块11及第二模块12间再设置一第三缓存器24(如图2所示)，将第一模块11传送至第二模块12的资料暂存于第三缓存器24。之后再传送至第二模块12，此第三缓存器24是经由较高频率时序信号HCK的正缘触发而动作。
依据本发明的实施例，由于较低频率允许写入信号WE经过与较高频率时序信号HCK的同步处理所输出的已同步允许写入信号SWE，可直接被运作于较高频率的第二模块12直接取样处理。因此可视为与运作于较低频率的第一模块11同步，两者之间习知的时序问题将不存在。同时两个不同运作频率的模块间视为同步，故以EDA的辅助工具仿真分析出的结果与分析同步电路所得的结果一样是可信赖的。也因此设计者对于这类不同时脉所衍生的时序问题不需要花费太多时间来处理，而可直接信赖EDA辅助工具分析的结果，以有效缩短开发的时程。
以上所述仅是举例性的，而不是限制性的。任何本利用普通技术人员均可依据上述本发明的实施例进行等效的修改，而不脱离其精神与范畴。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于本发明的权利要求的保护范围之中。
权利要求
1.一种信号同步电路，用以同步两个以不同频率的时脉触发的信号，其特征在于该电路包括一记录电路，用以记录在一较高频率时序信号的正缘及负缘时取样动作的状态；以及一取样电路，依据该记录电路记录的在该较高频率时序信号正缘及负缘时取样动作的状态，在该正缘及负缘的相反缘对一较低频率允许写入信号进行相对应的取样动作，并将分别在正缘及负缘时取样的结果联集输出成一已同步输出信号。
2.如权利要求1所述的信号同步电路，其特征在于该记录电路包括一第一D型正反器，为正缘触发型，用以记录在该较高频率时序信号的正缘时取样动作的状态，其D端子接受该较低频率允许写入信号，CK端子接受该较高频率时序信号，Q端子外接且其初始状态为0；以及一第二D型正反器，为正缘触发型，用以记录在该较高频率时序信号的负缘时取样动作的状态，其D端子接受该较低频率允许写入信号，CK端子接受该较高频率时序信号的反相，Q端子外接且其初始状态为0。
3.如权利要求2所述的信号同步电路，其特征在于该第一D型正反器的Q端子输出为0，代表在该较高频率时序信号的正缘时取样动作的状态为取样状态，输出为1则代表该动作状态为锁定状态。
4.如权利要求2所述的信号同步电路，其特征在于该第二D型正反器的Q端子输出为0，代表在该较高频率时序信号的负缘时取样动作的状态为取样状态，输出为1则代表该动作状态为锁定状态。
5.如权利要求1所述的信号同步电路，其特征在于该取样电路包括一第一与门，其一输入端子接受该较低频率允许写入信号，另一输入端子接受该第一D型正反器Q端子输出的反相，及一输出端子外接；一第三D型正反器，为正缘触发型，用以在该较高频率时序信号的负缘时对该较低频率允许写入信号进行取样，其D端子接受该第一与门输出的信号，CK端子接受该较高频率时序信号的反相，Q端子外接且其初始状态为0；一第二与门，其一输入端子接受该较低频率允许写入信号，另一输入端子接受该第二D型正反器Q端子输出的反相，及一输出端子外接；一第四D型正反器，为正缘触发型，用以在该较高频率时序信号的正缘时对该较低频率允许写入信号进行取样，其D端子接受该第二与门输出的信号，CK端子接受该较高频率时序信号，Q端子外接且其初始状态为0；以及一或门，其一输入端子接受该第三D型正反器Q端子的输出，另一输入端子接受该第四D型正反器Q端子的输出，及一输出端子外接。
6.如权利要求5所述的信号同步电路，其特征在于该取样电路还可包括一第五D型正反器，为正缘触发型，其D端子接受该或门输出的信号，CK端子接受该较高频率时序信号，Q端子外接且其初始状态为0。
7.一种信号同步方法，用以同步两个以不同频率的时脉触发的信号，其特征在于该方法包括(a)初始化在一较高频率时序信号的正缘及负缘时取样动作的状态为取样状态；(b)分别在该较高频率时序信号的正缘及负缘时对一较低频率允许写入信号进行取样，并记录在该较高频率时序信号的正缘及负缘的取样动作状态；(c)依据该较高频率时序信号的正缘及负缘的取样动作状态在下一相反缘进行相对应的取样动作；以及(d)将分别在该较高频率时序信号的正缘及负缘时对该较低频率允许写入信号取样的结果联集输出成一已同步允许写入信号。
8.如权利要求7所述的信号同步方法，其特征在于其中(b)改变取样动作状态的依据为，若在该较高频率时序信号的正缘或负缘对该较低频率允许写入信号取样的结果为1，则改变相对应的该正缘或负缘的取样动作状态为锁定状态，若取样的结果为0，则改变相对应的该正缘或负缘的取样动作状态为取样状态。
9.如权利要求8所述的信号同步方法，其特征在于其中(c)取样的依据为若该较高频率时序信号负缘的前一正缘为取样状态，则该负缘取样的结果才是有效的，取样结果为0，输出为0，取样结果为1，输出为1，若该前一正缘为锁定状态，则该负缘取样的结果均为0；以及若该较高频率时序信号正缘的前一负缘为取样状态，则该正缘取样的结果才是有效的，取样结果为0，输出为0，取样结果为1，输出为1，若该前一负缘为锁定状态，则该正缘取样的结果均为0。
全文摘要
本发明公开了一种同步两个以不同频率的时脉触发的信号的方法，其是在较高频率时序信号的正缘及负缘均对较低频率允许写入信号进行取样。若在较高频率时序信号正缘或负缘的取样结果为1时，记录其取样动作状态为锁定状态，下一相反缘则不进行取样。若在正缘或负缘的取样结果为0，记录其取样动作状态为取样状态，下一相反缘则进行取样。最后，将在正缘及负缘的取样结果联集输出一已同步允许写入信号。本发明还公开了一种实现此方法的同步电路。
文档编号H03L7/00GK1505266SQ0215388
公开日2004年6月16日 申请日期2002年12月4日 优先权日2002年12月4日
发明者叶嘉佑 申请人:其乐达科技股份有限公司