数字信号控制的连续时间函数信号生成电路的制作方法
【专利摘要】一种数字信号控制的连续时间函数信号生成电路，所述电路包括：三角波生成子电路，参考电压生成及切换子电路，波形变换子电路和控制器子电路。其很好的解决了目前所存在的问题，本发明是一种频率和波形都可由数字信号控制的连续时间函数信号生成电路。
【专利说明】
数字信号控制的连续时间函数信号生成电路
技术领域 [0001] :本发明涉及集成电路领域，特别涉及由数字信号控制的连续时间函数 信号生成电路。
[0002]
【背景技术】:在集成电路设计问题中，要产生波形和频率都可由数字信号控制的连 续时间函数信号是比较困难的，现有技术通常需要较高的时钟频率和较复杂的电路，导致 系统功耗很高且占用芯片面积较大。
【发明内容】
：
[0003] 发明目的：本发明提供一种数字信号控制的连续时间函数信号生成电路，其目的 是解决以往所存在的问题。
[0004] 技术方案：
[0005] -种数字信号控制的连续时间函数信号生成电路，第一方面，所述电路包括：
[0006] 三角波生成子电路，参考电压生成及切换子电路，波形变换子电路和控制器子电 路。
[0007] 其中，所述"波形变换子电路"根据输入的扫描电压和参考电压产生所需要的输出 信号波形。
[0008] 所述"三角波生成子电路"用于产生一个输出电压在两个特定电压值VjPV2之间线 性变化的三角波电压信号，同时产生一个指示所述三角波电压变化方向的状态信号。所述 "三角波生成子电路"通过所述三角波电压信号与所述"波形变换子电路"相连接，为波形变 换子电路提供扫描电压。所述"三角波生成子电路"通过状态信号与所述"参考电压生成子 电路"相连接，用于切换所述"参考电压生成子电路"的输出参考电压。
[0009] 所述"参考电压生成子电路"用于生成一组参考电压。所述"参考电压生成子电路" 通过输出的参考电压与所述"波形变换子电路"连接，用于控制输出信号波形。
[0010] 所述"控制器子电路"根据外部输入信号和所述"三角波生成子电路"的状态信号 生成控制所述"三角波生成子电路"和所述"波形变换子电路"工作的使能信号、用于控制所 述"三角波生成子电路"输出电压上升时间和下降时间的斜率控制信号和用于控制所述"参 考电压生成子电路"的输出参考电压的切换信号。
[0011]结合第一方面，在第一种可能的实现方式中，所述波形变换子电路包括一个IV转 换电路和至少一个GS1型电流单元电路。所述GS1型电流单元电路的结构特征是具有7个端 口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、工作电流控制端VB，电流 输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0012]所述GS1型单元电路从IQ端口向外输出电流，其输出电流IQ随Vi变化的关系近似为
[0014] 其中Vi为加在Vi端的电压，VsAVsl端的电压，VS2为VS2端的电压，Is由V B端的电压决 定，k是由电路中晶体管尺寸决定的常数。
[0015] 在所述波形变换子电路的第一种可能的实现方式中，所有GS1型电流单元电路的 Vi端连接在一起，并与所述三角波生成子电路的三角波电压信号相连接。所有GS1型电流单 元电路的1〇端连接在一起，形成合成电流信号Iqa，连接IV转换电路。所有GS1型单元的VS1端、 V S2端和VB端分别与所述参考电压生成子电路相连接。所有GS1型单元的V+端连接工作电源 正端，所有GS1型单元的V-端连接工作电源负端。
[0016] 在所述波形变换子电路的第一种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流Ioa，并实现电流信号到电压信号的转换。
[0017] 结合第一方面，在第二种可能的实现方式中，所述波形变换子电路包括一个IV转 换子电路、一个电流变换子电路和至少一个GS2型电流单元电路。所述GS2型电流单元电路 的结构特征是具有7个端口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、 工作电流控制端Vb，电流输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0018] 在所述波形变换子电路中，所有GS2型电流单元电路的h端连接在一起，并与所述 三角波生成子电路的三角波电压信号相连接。所有GS2型电流单元电路的1〇端连接在一起， 形成合成电流Ios，并连接电流变换子电路。所有GS2型单元的V S1端、VS2端和VB端分别与所述 参考电压生成及切换子电路相连接。所有GS2型单元的V+端连接工作电源正端，所有GS2型 单元的V-端连接工作电源负端。
[0019] 所述GS2型单元电路从1〇端口吸收电流，其吸收电流1〇随1变化的关系近似为
[0021 ] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k是由电路中晶体管尺寸决定的常数。
[0022]在第二种可能的实现方式中，所述电流变换子电路用于将合成吸收电流Ios转换为 与之成比例的输出电流Iqa并连接到IV转换电路。
[0023]在所述波形变换子电路的第二种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流I〇A，并实现电流信号到电压信号的转换。
[0024] 结合第一方面，在第三种可能的实现方式中，所述波形变换子电路包括一个IV转 换电路和至少一个GS3型电流单元电路。所述GS3型电流单元电路的结构特征是具有7个端 口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、工作电流控制端VB，电流 输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0025] 所述GS3型单元电路从1〇端口向外输出电流，其输出电流1〇随Vi变化的关系近似为
[0029] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k#Pk 2是由电路中晶体管尺寸决定的常数。
[0030] 在所述波形变换子电路的第三种可能的实现方式中，所有GS3型电流单元电路的 Vi端连接在一起，并与所述三角波生成子电路的三角波电压信号相连接。所有GS3型电流单 元电路的Ιο端连接在一起，形成合成电流信号Iqa，连接IV转换电路。所有GS3型单元的VS1端、 VS2端和VB端分别与所述参考电压生成及切换子电路相连接。所有GS3型单元的V+端连接工 作电源正端，所有GS3型单元的V-端连接工作电源负端。
[0031] 在所述波形变换子电路的第三种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流IQA，并实现电流信号到电压信号的转换。
[0032] 结合第一方面，在第四种可能的实现方式中，所述波形变换子电路包括一个IV转 换子电路、一个电流变换子电路和至少一个GS4型电流单元电路。所述GS4型电流单元电路 的结构特征是具有7个端口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、 工作电流控制端Vb，电流输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0033] 在所述波形变换子电路中，所有GS4型电流单元电路的h端连接在一起，并与所述 三角波生成子电路的三角波电压信号相连接。所有GS4型电流单元电路的1〇端连接在一起， 形成合成电流Ios，并连接电流变换子电路。所有GS4型单元的V S1端、VS2端和VB端分别与所述 参考电压生成及切换子电路相连接。所有GS4型单元的V+端连接工作电源正端，所有GS4型 单元的V-端连接工作电源负端。
[0034]所述GS4型单元电路从1〇端口吸收电流，其吸收电流1〇随Vi变化的关系似为
[0038] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k#Pk2是由电路中晶体管尺寸决定的常数。
[0039] 在第四种可能的实现方式中，所述电流变换子电路用于将合成吸收电流IQS转换为 与之成比例的输出电流Iqa并连接到IV转换电路。
[0040] 在所述波形变换子电路的第四种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流IQA，并实现电流信号到电压信号的转换。
[0041] 结合第一方面的第一种可能的实现方式，所述GS1型单元的一种可能的实现方式 为采用6个NM0S管和4个PM0S管实现，具体连接关系为:第一个匪03管他的漏极连接V+端口， N!的栅极连接V〗端口，N!的源极连接第二个匪05管犯的源极和第三个匪0S管N 3的漏极，N!的 体连接V-端口。第二个~105管犯的漏极连接Pi的漏极、Pi的栅极和?2的栅极，N 2的栅极连接 Vsi端口，N2的源极连接N!的源极和N3的漏极，N 2的体连接V-端口。第三个NM0S管N3的漏极连 接见的源极和他的源极，N3的栅极连接V B端口，N3的源极和体连接V-端口。第四个NM0S管N4的 漏极连接第四个PM0S管P 4的漏极、P4的栅极和P3的栅极，N4的栅极连接h端口，N 4的源极连接 第五个NM0S管地的源极和第六个NM0S管N6的漏极，N4的体连接V-端口。第五个匪05管地的漏 极连接V+端口，N 5的栅极连接VS2端口，N5的源极连接N4的源极和第六个匪0S管N6的漏极，N 5 的体连接V-端口。第六个NM0S管N6的漏极连接N4的源极和他的源极，N6的栅极连接Vb端口，N 6 的源极和N6的体都连接V-端口。第一个的漏极和？!的栅极连接在一起并连接N2的 漏极和第二个?103管? 2的栅极，Pi的源极和?!的体都连接V+端口。第二个PM0S管?2的漏极连 接10端口，P 2的栅极连接Pi的栅极、Pi的漏极和犯的漏极，P2的源极和体都连接V+端口。第三 个PMOS管P3的漏极连接10端口，P3的栅极连接第四个PMOS管P4的栅极、P4的漏极和N4的漏极， P3的源极和体都连接V+端口。第四个PM0S管P4的漏极和栅极连接第三个M0S管P3栅极的N4的 漏极，P4源极和P4的体都连接V+端口。
[0042]结合第一方面的第二种可能的实现方式，所述GS2型单元的一种可能的实现方式 为采用6个PM0S管和4个匪0S管实现，具体连接关系为:第一个PM0S管漏极与V-端口连 接，Pi的栅极与乂〗端口连接，源极与第二个PM0S管? 2的源极和第三个PM0S管P3的漏极连 接，P!的体与V+端口连接。第二个PM0S管? 2的漏极与第一个匪0S管他的漏极、他的栅极和第 二个匪05管他的栅极连接，P2的栅极与V S1端口连接，P2的源极与Pi的源极、P3的漏极连接，P2 的体与V+端口连接。第三个PMOS管P3的漏极和第一个PMOS管源极和第二个PMOS管?2的 源极连接，P 3的栅极与VB端口连接，P3的漏极和体与V+端口连接。第四个PM0S管P4的漏极与 第三个NM0S管N 3的栅极、第四个NM0S管N4的栅极和N4的漏极连接，P4的栅极与V〗端口连接，P4 的源极与第五个PM0S管? 5的源极和第六个PM0S管P6的漏极连接，P4的体与V+端口连接。第五 个PM0S管? 5的漏极与V-端口连接，？5的栅极与VS2端口连接，？5的源极与P4的源极和第六个 PM0S管的漏极连接，P5的体与V+端口连接。第一个匪05管见漏极与栅极连接在一起并与第二 个PM0S管? 2的漏极和第二个匪05管犯的栅极连接，见的源极和体连接V-端口。第二个NM0S管 N2的漏极与1〇端口连接，的栅极与见的栅极、Λ的漏极和?2的漏极连接，的源极和体连接 V-端口。第三个NM0S管N3的漏极连接I 〇端口，N3的栅极与第四个NM0S管N4的栅极、N4的漏极以 及P4的漏极连接，N3的源极和体连接V-端口。第四个NM0S管N4的漏极与栅极连接在一起并与 N3的栅极和P4的漏极连接，N4的源极和体连接V-端口。
[0043]结合第一方面的第三种可能的实现方式，所述GS3型单元的一种可能的实现方式 为采用6个NM0S管和4个PM0S管实现，具体连接关系为:第一个匪03管他的漏极连接V+端口， N!的栅极连接V〗端口，N!的源极连接第二个匪05管犯的源极和第三个匪0S管N 3的漏极，N!的 体连接V-端口。第二个~105管犯的漏极连接Pi的漏极、Pi的栅极和?2的栅极，N 2的栅极连接 Vsi端口，N2的源极连接N!的源极和N3的漏极，N 2的体连接V-端口。第三个NM0S管N3的漏极连 接见的源极和他的源极，N3的栅极连接V B端口，N3的源极和体连接V-端口。第四个NM0S管N4的 漏极连接第四个PM0S管P 4的漏极、P4的栅极和P3的栅极，N4的栅极连接h端口，N 4的源极连接 第五个NM0S管地的源极和第六个NM0S管N6的漏极，N4的体连接V-端口。第五个匪05管地的漏 极连接V+端口，N 5的栅极连接VS2端口，N5的源极连接N4的源极和第六个匪0S管N6的漏极，N 5 的体连接V-端口。第六个NM0S管N6的漏极连接N4的源极和他的源极，N6的栅极连接Vb端口，N 6 的源极和N6的体都连接V-端口。第一个的漏极和？!的栅极连接在一起并连接N2的 漏极和第二个?103管? 2的栅极，Pi的源极和?!的体都连接V+端口。第二个PM0S管?2的漏极连 接第三个M0S管P 3的源极，P2的栅极连接栅极、漏极和犯的漏极，？2的源极和体都连 接V+端口。第三个PM0S管? 3的漏极连接10端口，P3的栅极连接第四个PM0S管P4的栅极、P4的 漏极和N4的漏极，P 3的源极连接?2的漏极，P3的体都连接V+端口。第四个PM0S管P4的漏极和栅 极连接第三个M0S管P 3栅极的N4的漏极，P4源极和P4的体都连接V+端口。
[0044]结合第一方面的第四种可能的实现方式，所述GS4型单元的一种可能的实现方式 为采用6个PM0S管和4个匪0S管实现，具体连接关系为:第一个PM0S管漏极与V-端口连 接，Pi的栅极与乂〗端口连接，源极与第二个PM0S管? 2的源极和第三个PM0S管P3的漏极连 接，P!的体与V+端口连接。第二个PM0S管? 2的漏极与第一个匪0S管他的漏极、他的栅极和第 二个匪05管他的栅极连接，P2的栅极与VS1端口连接，P2的源极与Pi的源极、P 3的漏极连接，P2 的体与V+端口连接。第三个PMOS管P3的漏极和第一个PMOS管源极和第二个PMOS管?2的 源极连接，P 3的栅极与VB端口连接，P3的漏极和体与V+端口连接。第四个PMOS管P4的漏极与 第四个NMOS管N4的栅极、第三个NMOS管N 3的栅极和N3的漏极连接，P4的栅极与乂〗端口连接，P4 的源极与第五个PMOS管? 5的源极和第六个PMOS管P6的漏极连接，P4的体与V+端口连接。第五 个PMOS管? 5的漏极与V-端口连接，？5的栅极与VS2端口连接，？5的源极与P4的源极和第六个 PMOS管的漏极连接，P 5的体与V+端口连接。第一个匪05管见漏极与栅极连接在一起并与第二 个PMOS管?2的漏极和第二个匪05管犯的栅极连接，见的源极和体连接V-端口。第二个NMOS管 N 2的漏极与1〇端口连接，的栅极与见的栅极的漏极和内的漏极连接，的源极与第四个 NMOS管N4的漏极连接，他的体连接V-端口。第三个NMOS管N 3的漏极与栅极连接在一起并与N4 的栅极和P4的漏极连接，N3的源极和体连接V-端口。第四个匪0S管N 4的漏极与％的源极连 接，N4的栅极与第三个NMOS管N3的栅极、N 3的漏极以及P4的漏极连接，N4的源极和体连接V-端 □ 〇
[0045]优点及效果:本发明专利提供一种数字信号控制的连续时间函数信号生成电路， 其很好的解决了目前所存在的问题，本发明是一种频率和波形都可由数字信号控制的连续 时间函数信号生成电路。
【附图说明】：
[0046] 图1所述数字信号控制的连续时间函数信号生成电路的功能框图。
[0047] 图2所述波形合成电路的第一种实现方式。
[0048] 图3所述波形合成电路的第二种实现方式。
[0049] 图4所述波形合成电路的第三种实现方式。
[0050] 图5所述波形合成电路的第四种实现方式。
[0051 ]图6所述GS1型单元电路的一种具体实现方式。
[0052]图7所述GS2型单元电路的一种具体实现方式。
[0053]图8所述GS3型单元电路的一种具体实现方式。
[0054]图9所述GS4型单元电路的一种具体实现方式。
[0055] 图10本发明的一种实施例中的波形变换电路的【具体实施方式】。
[0056] 图11本发明的一种实施例中的参考电压生成子电路的【具体实施方式】。
【具体实施方式】 [0057] :下面结合附图对本发明做进一步的说明：
[0058] 如图所示，本发明提供一种数字信号控制的连续时间函数信号生成电路，第一方 面，所述电路包括：
[0059]三角波生成子电路，参考电压生成及切换子电路，波形变换子电路和控制器子电 路。
[0060] 其中，所述"波形变换子电路"根据输入的扫描电压和参考电压产生所需要的输出 信号波形。
[0061] 所述"三角波生成子电路"用于产生一个输出电压在两个特定电压值VjPV2之间线 性变化的三角波电压信号，同时产生一个指示所述三角波电压变化方向的状态信号。所述 "三角波生成子电路"通过所述三角波电压信号与所述"波形变换子电路"相连接，为波形变 换子电路提供扫描电压。所述"三角波生成子电路"通过状态信号与所述"参考电压生成子 电路"相连接，用于切换所述"参考电压生成子电路"的输出参考电压。
[0062]所述"参考电压生成子电路"用于生成一组参考电压。所述"参考电压生成子电路" 通过输出的参考电压与所述"波形变换子电路"连接，用于控制输出信号波形。
[0063]所述"控制器子电路"根据外部输入信号和所述"三角波生成子电路"的状态信号 生成控制所述"三角波生成子电路"和所述"波形变换子电路"工作的使能信号、用于控制所 述"三角波生成子电路"输出电压上升时间和下降时间的斜率控制信号和用于控制所述"参 考电压生成子电路"的输出参考电压的切换信号。
[0064] 结合第一方面，在第一种可能的实现方式中，所述波形变换子电路包括一个IV转 换电路和至少一个GS1型电流单元电路。所述GS1型电流单元电路的结构特征是具有7个端 口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、工作电流控制端VB，电流 输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0065] 所述GS1型单元电路从1〇端口向外输出电流，其输出电流1〇随Vi变化的关系近似为
[0067] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k是由电路中晶体管尺寸决定的常数。
[0068] 在所述波形变换子电路的第一种可能的实现方式中，所有GS1型电流单元电路的 Vi端连接在一起，并与所述三角波生成子电路的三角波电压信号相连接。所有GS1型电流单 元电路的1〇端连接在一起，形成合成电流信号Iqa，连接IV转换电路。所有GS1型单元的V S1端、 VS2端和VB端分别与所述参考电压生成子电路相连接。所有GS1型单元的V+端连接工作电源 正端，所有GS1型单元的V-端连接工作电源负端。
[0069] 在所述波形变换子电路的第一种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流Ioa，并实现电流信号到电压信号的转换。
[0070] 结合第一方面，在第二种可能的实现方式中，所述波形变换子电路包括一个IV转 换子电路、一个电流变换子电路和至少一个GS2型电流单元电路。所述GS2型电流单元电路 的结构特征是具有7个端口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、 工作电流控制端Vb，电流输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0071] 在所述波形变换子电路中，所有GS2型电流单元电路的h端连接在一起，并与所述 三角波生成子电路的三角波电压信号相连接。所有GS2型电流单元电路的1〇端连接在一起， 形成合成电流Ios，并连接电流变换子电路。所有GS2型单元的V S1端、VS2端和VB端分别与所述 参考电压生成及切换子电路相连接。所有GS2型单元的V+端连接工作电源正端，所有GS2型 单元的V-端连接工作电源负端。
[0072] 所述GS2型单元电路从1〇端口吸收电流，其吸收电流1〇随1变化的关系近似为
[0074] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k是由电路中晶体管尺寸决定的常数。
[0075] 在第二种可能的实现方式中，所述电流变换子电路用于将合成吸收电流Ios转换为 与之成比例的输出电流Iqa并连接到IV转换电路。
[0076] 在所述波形变换子电路的第二种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流Ioa，并实现电流信号到电压信号的转换。
[0077] 结合第一方面，在第三种可能的实现方式中，所述波形变换子电路包括一个IV转 换电路和至少一个GS3型电流单元电路。所述GS3型电流单元电路的结构特征是具有7个端 口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、工作电流控制端VB，电流 输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0078] 所述GS3型单元电路从1〇端口向外输出电流，其输出电流1〇随Vi变化的关系近似为
[0082] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k#Pk 2是由电路中晶体管尺寸决定的常数。
[0083] 在所述波形变换子电路的第三种可能的实现方式中，所有GS3型电流单元电路的 Vi端连接在一起，并与所述三角波生成子电路的三角波电压信号相连接。所有GS3型电流单 元电路的1〇端连接在一起，形成合成电流信号Iqa，连接IV转换电路。所有GS3型单元的V S1端、 VS2端和VB端分别与所述参考电压生成及切换子电路相连接。所有GS3型单元的V+端连接工 作电源正端，所有GS3型单元的V-端连接工作电源负端。
[0084] 在所述波形变换子电路的第三种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流Ioa，并实现电流信号到电压信号的转换。
[0085] 结合第一方面，在第四种可能的实现方式中，所述波形变换子电路包括一个IV转 换子电路、一个电流变换子电路和至少一个GS4型电流单元电路。所述GS4型电流单元电路 的结构特征是具有7个端口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、 工作电流控制端Vb，电流输出端1〇,以及工作电源正端V+和工作电源负端V-。
[0086] 在所述波形变换子电路中，所有GS4型电流单元电路的h端连接在一起，并与所述 三角波生成子电路的三角波电压信号相连接。所有GS4型电流单元电路的1〇端连接在一起， 形成合成电流Ios，并连接电流变换子电路。所有GS4型单元的V S1端、VS2端和VB端分别与所述 参考电压生成及切换子电路相连接。所有GS4型单元的V+端连接工作电源正端，所有GS4型 单元的V-端连接工作电源负端。
[0087]所述GS4型单元电路从1〇端口吸收电流，其吸收电流1〇随Vi变化的关系似为
[0091 ] 其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决 定，k#Pk2是由电路中晶体管尺寸决定的常数。
[0092]在第四种可能的实现方式中，所述电流变换子电路用于将合成吸收电流IQS转换为 与之成比例的输出电流Iqa并连接到IV转换电路。
[0093]在所述波形变换子电路的第四种可能的实现方式中，所述IV转换子电路用于放大 所有电流单元电路的合成电流I〇A，并实现电流信号到电压信号的转换。
[0094] 结合第一方面的第一种可能的实现方式，所述GS1型单元的一种可能的实现方式 为采用6个NM0S管和4个PM0S管实现，具体连接关系为:第一个匪03管他的漏极连接V+端口， N!的栅极连接V〗端口，N!的源极连接第二个匪05管犯的源极和第三个匪0S管N 3的漏极，N!的 体连接V-端口。第二个~105管犯的漏极连接Pi的漏极、Pi的栅极和?2的栅极，N 2的栅极连接 Vsi端口，N2的源极连接N!的源极和N3的漏极，N 2的体连接V-端口。第三个NM0S管N3的漏极连 接见的源极和他的源极，N3的栅极连接V B端口，N3的源极和体连接V-端口。第四个NM0S管N4的 漏极连接第四个PM0S管P 4的漏极、P4的栅极和P3的栅极，N4的栅极连接h端口，N 4的源极连接 第五个NM0S管地的源极和第六个NM0S管N6的漏极，N4的体连接V-端口。第五个匪05管地的漏 极连接V+端口，N 5的栅极连接VS2端口，N5的源极连接N4的源极和第六个匪0S管N6的漏极，N 5 的体连接V-端口。第六个NM0S管N6的漏极连接N4的源极和他的源极，N6的栅极连接Vb端口，N 6 的源极和N6的体都连接V-端口。第一个的漏极和？!的栅极连接在一起并连接N2的 漏极和第二个?103管? 2的栅极，Pi的源极和?!的体都连接V+端口。第二个PM0S管?2的漏极连 接10端口，P 2的栅极连接Pi的栅极、Pi的漏极和犯的漏极，P2的源极和体都连接V+端口。第三 个PM0S管P 3的漏极连接10端口，P3的栅极连接第四个PM0S管P4的栅极、P4的漏极和N4的漏极， P 3的源极和体都连接V+端口。第四个PM0S管P4的漏极和栅极连接第三个M0S管P3栅极的N4的 漏极，P4源极和P4的体都连接V+端口。
[0095] 结合第一方面的第二种可能的实现方式，所述GS2型单元的一种可能的实现方式 为采用6个PM0S管和4个匪0S管实现，具体连接关系为:第一个PM0S管漏极与V-端口连 接，Pi的栅极与乂〗端口连接，源极与第二个PM0S管? 2的源极和第三个PM0S管P3的漏极连 接，P!的体与V+端口连接。第二个PM0S管? 2的漏极与第一个匪0S管他的漏极、他的栅极和第 二个匪05管他的栅极连接，P2的栅极与V S1端口连接，P2的源极与Pi的源极、P3的漏极连接，P2 的体与V+端口连接。第三个PM0S管P3的漏极和第一个PM0S管源极和第二个PM0S管?2的 源极连接，P 3的栅极与VB端口连接，P3的漏极和体与V+端口连接。第四个PM0S管P4的漏极与 第三个NM0S管N 3的栅极、第四个NM0S管N4的栅极和N4的漏极连接，P4的栅极与V〗端口连接，P4 的源极与第五个PM0S管? 5的源极和第六个PM0S管P6的漏极连接，P4的体与V+端口连接。第五 个PM0S管? 5的漏极与V-端口连接，？5的栅极与VS2端口连接，？5的源极与P4的源极和第六个 PM0S管的漏极连接，P5的体与V+端口连接。第一个匪05管见漏极与栅极连接在一起并与第二 个PM0S管? 2的漏极和第二个匪05管犯的栅极连接，见的源极和体连接V-端口。第二个NM0S管 N2的漏极与1〇端口连接，的栅极与见的栅极、Λ的漏极和?2的漏极连接，的源极和体连接 V-端口。第三个NM0S管N3的漏极连接I 〇端口，N3的栅极与第四个NM0S管N4的栅极、N4的漏极以 及P4的漏极连接，N3的源极和体连接V-端口。第四个NM0S管N4的漏极与栅极连接在一起并与 N3的栅极和P4的漏极连接，N4的源极和体连接V-端口。
[0096]结合第一方面的第三种可能的实现方式，所述GS3型单元的一种可能的实现方式 为采用6个NMOS管和4个PMOS管实现，具体连接关系为:第一个匪03管他的漏极连接V+端口， N!的栅极连接V〗端口，N!的源极连接第二个匪05管犯的源极和第三个匪0S管N3的漏极，N!的 体连接V-端口。第二个~105管犯的漏极连接Pi的漏极、Pi的栅极和? 2的栅极，N2的栅极连接 Vsi端口，N2的源极连接N!的源极和N 3的漏极，N2的体连接V-端口。第三个NM0S管N3的漏极连 接见的源极和他的源极，N 3的栅极连接VB端口，N3的源极和体连接V-端口。第四个NM0S管N4的 漏极连接第四个PM0S管P 4的漏极、P4的栅极和P3的栅极，N4的栅极连接h端口，N 4的源极连接 第五个NM0S管地的源极和第六个NM0S管N6的漏极，N4的体连接V-端口。第五个匪05管地的漏 极连接V+端口，N 5的栅极连接VS2端口，N5的源极连接N4的源极和第六个匪0S管N6的漏极，N 5 的体连接V-端口。第六个NM0S管N6的漏极连接N4的源极和他的源极，N6的栅极连接Vb端口，N 6 的源极和N6的体都连接V-端口。第一个的漏极和？!的栅极连接在一起并连接N2的 漏极和第二个?103管? 2的栅极，Pi的源极和?!的体都连接V+端口。第二个PM0S管?2的漏极连 接第三个M0S管P 3的源极，P2的栅极连接栅极、漏极和犯的漏极，？2的源极和体都连 接V+端口。第三个PM0S管? 3的漏极连接10端口，P3的栅极连接第四个PM0S管P4的栅极、P4的 漏极和N4的漏极，P 3的源极连接?2的漏极，P3的体都连接V+端口。第四个PM0S管P4的漏极和栅 极连接第三个M0S管P 3栅极的N4的漏极，P4源极和P4的体都连接V+端口。
[0097]结合第一方面的第四种可能的实现方式，所述GS4型单元的一种可能的实现方式 为采用6个PM0S管和4个匪0S管实现，具体连接关系为:第一个PM0S管漏极与V-端口连 接，Pi的栅极与乂〗端口连接，源极与第二个PM0S管? 2的源极和第三个PM0S管P3的漏极连 接，P!的体与V+端口连接。第二个PM0S管? 2的漏极与第一个匪0S管他的漏极、他的栅极和第 二个匪05管他的栅极连接，P2的栅极与V S1端口连接，P2的源极与Pi的源极、P3的漏极连接，P2 的体与V+端口连接。第三个PM0S管P3的漏极和第一个PM0S管源极和第二个PM0S管?2的 源极连接，P 3的栅极与VB端口连接，P3的漏极和体与V+端口连接。第四个PM0S管P4的漏极与 第四个NM0S管N4的栅极、第三个NM0S管N 3的栅极和N3的漏极连接，P4的栅极与乂〗端口连接，P4 的源极与第五个PM0S管? 5的源极和第六个PM0S管P6的漏极连接，P4的体与V+端口连接。第五 个PM0S管? 5的漏极与V-端口连接，？5的栅极与VS2端口连接，？5的源极与P4的源极和第六个 PM0S管的漏极连接，P5的体与V+端口连接。第一个匪05管见漏极与栅极连接在一起并与第二 个PM0S管? 2的漏极和第二个匪05管犯的栅极连接，见的源极和体连接V-端口。第二个NM0S管 N2的漏极与1〇端口连接，的栅极与见的栅极的漏极和内的漏极连接，的源极与第四个 NM0S管N4的漏极连接，他的体连接V-端口。第三个NM0S管N3的漏极与栅极连接在一起并与N4 的栅极和P4的漏极连接，N 3的源极和体连接V-端口。第四个匪0S管N4的漏极与％的源极连 接，N4的栅极与第三个NM0S管N 3的栅极、N3的漏极以及P4的漏极连接，N4的源极和体连接V-端 □ 〇
[0098]综上所述，本发明实施例是一种可产生正弦波、2PSK信号和FSK信号的可控函数波 形生成电路。
[0099]这种电路的基本思想是利用若干个GS1 - GS4型单元和适当的参考电压生成电路 合成一个当输入电压在VI - V2之间变化时，输出V0与输入VI之间的关系符合所需要的函数 关系的波形变换电路，在本实施例中为近似正弦函数关系，再将所述波形变换电路与输出 电压在VI - V2之间变化的三角波电路及控制器电路连接，以产生需要的连续函数波形信 号。可产生正弦波的波形变换电路的一种实施方法是将图10所示波形变换电路与图11所示 参考电压生成电路相连接，则输入VI在1.2V到1.6V之间变化时，输出电压VO与输入电压VI 之间的关系符合近似正弦函数关系。图11中的SW是一种交叉开关，其功能是，当S为逻辑高 电平时，￥01 = ￥11，￥02 = ￥12，当3为逻辑低电平时，￥01=￥12，￥02 = ￥11。将￥1与一个输出电 压在1.2-1.6之间变化的对称三角波信号相连接，控制交叉开关的S信号与指示三角波电 压上升或下降状态的逻辑信号相连接，就可在波形变换电路的输出端产生连续正弦波，其 频率与三角波频率相等。如果S信号由控制器控制，则可产生2PSK信号。如果三角波信号的 上升时间和下降时间分别可控，在控制器作用下，即可产生FSK信号。
[0100]所述交叉开关、三角波发生器、控制器的设计属于集成电路设计问题中的常规设 计问题，本发明要求保护的是所述波形变换电路的设计方法。
【主权项】
1. 一种数字信号控制的连续时间函数信号生成电路，其特征在于：信号生成电路用于 在集成电路中生成具有复杂函数波形的可控信号，信号生成电路包括:三角波生成子电路、 波形变换子电路和控制器子电路，三种子电路相互连接，其中，波形变换子电路与若干个参 考电压相连接，控制器子电路与外部控制信号相连接。2. 根据权利要求1所述的数字信号控制的连续时间函数信号生成电路，其特征在于:三 角波生成子电路产生两个信号，其中一个为输出电压在两个电压值Vl和V2之间线性变化的 三角波信号，另一个为指示三角波上行和下行的状态信号，三角波信号作为扫描电压用于 波形变换子电路以产生随时间变化的信号；状态信号用于控制波形变换子电路的转换模 式;状态信号与控制器子电路相连接，用于指示三角波生成子电路的输出电压变化方向。3. 根据权利要求1所述的数字信号控制的连续时间函数信号生成电路，其特征在于:控 制子电路用于接收外部控制信号，并产生控制三角波发生器子电路输出三角波上升、下降 时间的信号和波形变换子电路的参考电压选择信号。4. 根据权利要求1所述的数字信号控制的连续时间函数信号生成电路，其特征在于:波 形变换子电路用于将线性变化的电压转换为按所需函数关系变化的电压信号，变换方式通 过三角波生成子电路的状态信号和参考电压控制。5. 根据权利要求1所述的数字信号控制的连续时间函数信号生成电路，其特征在于:波 形变换子电路至少包含一个具有类似高斯函数IV特性的单元电路，具有类似高斯函数IV特 性的单元电路包括GSl型、GS2型、GS3型和GS4型4种单元电路，构成波形变换子电路时，选择 只使用其中之一或混合使用;4种单元电路具有相同的外部端口，每个单元电路都有7个端 口，分别定义为扫描电压输入端￥:、两个阈值电压控制端VsdPV S2、工作电流控制端VB，电流 输出端1〇,以及工作电源正端V+和工作电源负端V-;GS1型单元电路从Io端口向外输出电流， 山由输Ti有V』亦O的主玄士其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决定，k 是由电路中晶体管尺寸决定的常数； GS2型从Io端口吸收电流，其吸收电流Io与输入电压Vi的关系为其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决定，k 是由电路中晶体管尺寸决定的常数； GS3型单元电路从Io端口向外输出电流，其输出电流Io随Vi变化的关系为其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决定，ki 和k2是由电路中晶体管尺寸决定的常数； GS3型单元电路从Io端口向外输出电流，其输出电流Io随Vi变化的关系为其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决定，ki 和k2是由电路中晶体管尺寸决定的常数； GS4型单元电路从I。端口吸收电流，其吸收电流I。随Vi变化的关系为其中Vi为加在Vi端的电压，Vsi为Vsi端的电压，Vs2为Vs2端的电压，Is由Vb端的电压决定，ki 和k2是由电路中晶体管尺寸决定的常数。6.根据权利要求5所述的数字信号控制的连续时间函数信号生成电路，其特征在于： GS1型单元电路的实现方式包括使用6个NMOS管和4个PMOS管实现，连接关系为:第一个NMOS 管(N1)的漏极连接V+端口、栅极连接V 1端口，第一个匪OS管(N1)的源极连接第二个匪OS管 (N2)的源极和第三个NMOS管(N 3)的漏极，第一个NMOS管(N1)的体连接V-端口； 第二个MTOS管(N2)的漏极连接第一个PMOS管(P1)的漏极、栅极和第二个PMOS管(P 2)的 栅极;第二个NMOS管(N2)的栅极连接Vs1端口，第二个NMOS管(N2)的源极连接第一个NMOS管 (N 1)的源极和第三个NMOS管(N3)的漏极，第二个NMOS管(N2)的体连接V-端口； 第三个匪OS管(N3)的漏极连接第一个匪OS管(N1)的源极和第二个NMOS管(N 2)的源极， 第三个NMOS管(N3)的栅极连接Vb端口，第三个NMOS管(N3)的源极和体连接V-端口； 第四个匪OS管(N4)的漏极连接第四个PMOS管(P4)的漏极、第四个PMOS管(P4)的栅极和 第三个PMOS管(P3)的栅极，第四个NMOS管(N4)的栅极连接V1端口，第四个NMOS管(N4)的源极 连接第五个匪OS管(N 5)的源极和第六个NMOS管(N6)的漏极，第四个NMOS管(N4)的体连接V-端口； 第五个匪OS管(N5)的漏极连接V+端口，第五个匪OS管(N5)的栅极连接Vs2端口，第五个 NMOS管(N5)的源极连接第四个匪OS管(N4)的源极和第六个匪OS管(N6)的漏极，第五个NMOS 管(N 5)的体连接V-端口； 第六个匪OS管(N6)的漏极连接第四个匪OS管(N4)的源极和第五个NMOS管(N5)的源极， 第六个NMOS管(N6)的栅极连接Vb端口，第六个NMOS管(N6)的源极和体都连接V-端口； 第一个PMOS管(P1)的漏极和栅极连接在一起并共同连接第二个匪OS管(N2)的漏极和第 二个PMOS管(P2)的栅极，第一个PMOS管(P1)的源极和体都连接V+端口； 第二个PMOS管（P2)的漏极连接10端口，第二个PMOS管（P2)的栅极连接第一个PMOS管 (P1)的栅极、漏极以及第二个NMOS管(N2)的漏极，第二个PMOS管(P2)的源极和体都连接V+端 P; 第三个PMOS管（P3)的漏极连接IO端口，第三个PMOS管（P3)的栅极连接第四个PMOS管 (P4)的栅极、漏极以及第四个NMOS管(N4)的漏极，第三个PMOS管(P3)的源极和体都连接V+端 P; 第四个PMOS管(P4)的漏极和栅极连接第三个MOS管(P3)栅极的第四个MTOS管(N4)的漏 极，第四个PMOS管(P4)源极和体都连接V+端口。7. 根据权利要求5所述的数字信号控制的连续时间函数信号生成电路，其特征在于： GS2型单元电路的实现方式包括使用6个PMOS管和4个NMOS管实现，连接关系为:第一个PMOS 管(Pi)的漏极与V-端口连接，第一个PMOS管(P 1)的栅极与V1端口连接，第一个PMOS管(P1)的 源极与第二个PMOS管(P 2)的源极和第三个PMOS管(P3)的漏极连接，第一个PMOS管(P1)的体 与V+端口连接； 第二个PMOS管(P2)的漏极与第一个匪OS管(N1)的漏极、栅极以及第二个匪OS管(N 2)的 栅极连接，第二个PMOS管（P2)的栅极与￥51端口连接，第二个PMOS管（P2)的源极与第一个 PMOS管（P 1)的源极以及第三个MOS管(P3)的漏极连接，第二个PMOS管(P2)的体与V+端口连 接； 第三个PMOS管(P3)的漏极与第一个PMOS管(P1)的源极以及第二个PMOS管(P 2)的源极连 接，第三个PMOS管(P3)的栅极与Vb端□连接，第三个PMOS管(P3)的漏极和体与V+端口连接； 第四个PMOS管(P4)的漏极与第三个匪OS管(N3)的栅极、第四个NMOS管(N4)的栅极以及 第四个NMOS管(N4)的漏极连接，第四个PMOS管(P4)的栅极与乂:端口连接，第四个PMOS管(P4) 的源极与第五个PMOS管(P 5)的源极与第六个PMOS管(P6)的漏极连接，第四个PMOS管(P4)的 体与V+端口连接； 第五个PMOS管(P5)的漏极与V-端口连接，第五个PMOS管(P5)的栅极与Vs 2端口连接，第五 个PMOS管(P5)的源极与第四个PMOS管(P4)的源极以及第六个PMOS管(P6)的漏极连接，第五 个PMOS管(P 5)的体与V+端口连接； 第一个NMOS管(N1)的漏极与栅极连接在一起并与第二个PMOS管(P2)的漏极以及第二个 NMOS管(N2)的栅极连接，第一个NMOS管(N1)的源极和体连接V-端口。 第二个NMOS管(N2)的漏极与Io端口连接，第二个NMOS管(N2)的栅极与第一个NMOS管(N 1) 的栅极、漏极以及第二个PMOS管(P2)的漏极连接，第二个匪OS管(N2)的源极和体连接V-端 P; 第三个NMOS管(N3)的漏极连接Io端口，第三个NMOS管(N3)的栅极与第四个NMOS管(N4)的 栅极、第四个NMOS管(N4)漏极以及第四个PMOS管(P4)的漏极连接，第三个NMOS管(N3)的源极 和体连接V-端口； 第四个NMOS管(N4)的漏极与栅极连接在一起并与第三个NMOS管(N3)的栅极和第四个 PMOS管(P4)的漏极连接，第四个NMOS管(N4)的源极和体连接V-端口。8. 根据权利要求5所述的数字信号控制的连续时间函数信号生成电路，其特征在于： GS3型单元电路的实现方式包括使用6个NMOS管和4个PMOS管实现，连接关系为:第一个NMOS 管(N 1)的漏极连接V+端口，第一个NMOS管(N1)的栅极连接V1端口，第一个NMOS管(N 1)的源极 连接第二个NMOS管(N2)的源极和第三个匪OS管(N3)的漏极，第一个匪OS管(N 1)的体连接V- 端口； 第二个匪OS管(N2)的漏极连接第一个PMOS管(P1)的漏极、第一个PMOS管(P 1)的栅极以 及第二个PMOS管(P2)的栅极，第二个NMOS管(N2)的栅极连接Vs1端口，第二个NMOS管(N 2)的源 极连接第一个NMOS管(N1)的源极和第三个匪OS管(N3)的漏极，第二个NMOS管(N 2)的体连接 V-端口； 第三个匪OS管(N3)的漏极连接第一个匪OS管(N1)的源极和第二个NMOS管(N 2)的源极， 第三个NMOS管(N3)的栅极连接Vb端口，第三个NMOS管(N3)的源极和体连接V-端口； 第四个匪OS管(N4)的漏极连接第四个PMOS管(P4)的漏极、第四个PMOS管(P4)的栅极以 及P3的栅极，N4的栅极连接V1端口，第四个NMOS管(N4)的源极连接第五个匪OS管(N 5)的源极 和第六个NMOS管(N6)的漏极，第四个NMOS管(N4)的体连接V-端口； 第五个匪OS管(N5)的漏极连接V+端口，第五个匪OS管(N5)的栅极连接Vs2端口，第五个 匪OS管(N5)的源极连接第四个匪OS管（N4)的源极以及第六个匪OS管（N6)的漏极，第五个 NMOS管(N5)的体连接V-端口； 第六个匪OS管(N6)的漏极连接第四个匪OS管(N4)的源极和第五个NMOS管(N5)的源极， 第六个NMOS管(N6)的栅极连接Vb端口，第六个NMOS管(N6)的源极和体都连接V-端口； 第一个PMOS管(P1)的漏极和栅极连接在一起并共同连接第二个匪OS管(N2)的漏极以及 第二个PMOS管(P2)的栅极，第一个PMOS管(P1)的源极和第一个PMOS管(P 1)的体都连接V+端 P; 第二个PMOS管(P2)的漏极连接第三个MOS管(P3)的源极，第二个PMOS管(P 2)的栅极连接 第一个PMOS管(P1)的栅极、第一个PMOS管(P1)的漏极以及第二个NMOS管(N 2)的漏极，第二个 PMOS管(P2)的源极和体都连接V+端口； 第三个PMOS管（P3)的漏极连接10端口，第三个PMOS管（P3)的栅极连接第四个PMOS管 (P4)的栅极、第四个PMOS管(P4)的漏极以及第四个NMOS管(N4)的漏极，第三个PMOS管(P3)的 源极连接第二个PMOS管(P 2)的漏极，第三个PMOS管(P3)的体都连接V+端口； 第四个PMOS管(P4)的漏极和栅极连接第三个MOS管(P3)的栅极以及第四个NMOS管(N4) 的漏极，第四个PMOS管(P4)的源极和第四个PMOS管(P4)的体都连接V+端口。9.根据权利要求5所述的数字信号控制的连续时间函数信号生成电路，其特征在于： GS4型单元电路的实现方式包括使用6个PMOS管和4个NMOS管实现，连接关系为:第一个PMOS 管(Pi)的漏极与V-端口连接，第一个PMOS管(P1)的栅极与V1端口连接，第一个PMOS管(P 1)的 源极与第二个PMOS管(P2)的源极以及第三个PMOS管(P3)的漏极连接，第一个PMOS管(P 1)的 体与V+端口连接； 第二个PMOS管(P2)的漏极与第一个匪OS管(N1)的漏极、第一个NMOS管(N 1)的栅极以及 第二个NMOS管(N2)的栅极连接，第二个PMOS管(P2)的栅极与￥51端口连接，第二个PMOS管(P 2) 的源极与第一个PMOS管(P1)的源极以及第三个PMOS管(P3)的漏极连接，第二个PMOS管(P 2) 的体与V+端口连接； 第三个PMOS管(P3)的漏极与第一个PMOS管(P1)的源极以及第二个PMOS管(P 2)的源极连 接，第三个PMOS管(P3)的栅极与Vb端□连接，第三个PMOS管(P3)的漏极和体与V+端口连接； 第四个PMOS管(P4)的漏极与第四个匪OS管(N4)的栅极、第三个NMOS管(N3)的栅极以及 第三个NMOS管(N3)的漏极连接，第四个PMOS管(P4)的栅极与V1端口连接，第四个PMOS管(P4) 的源极与第五个PMOS管(P5)的源极和第六个PMOS管(P6)的漏极连接，第四个PMOS管(P4)的 体与V+端口连接； 第五个PMOS管(P5)的漏极与V-端口连接，第五个PMOS管(P5)的栅极与Vs 2端口连接，第五 个PMOS管(P5)的源极与第四个PMOS管(P4)的源极以及第六个PMOS管(P6)的漏极连接，第五 个PMOS管(P 5)的体与V+端口连接； 第一个NMOS管(N1)的漏极与栅极连接在一起并与第二个PMOS管(P2)的漏极以及第二个 NMOS管(N2)的栅极连接，第一个NMOS管(N1)的源极和体连接V-端口； 第二个NMOS管(N2)的漏极与Io端口连接，第二个NMOS管(N2)的栅极与第一个NMOS管(N 1) 的栅极、第一个匪OS管(N1)的漏极以及第二个PMOS管(P2)的漏极连接，第二个NMOS管(N 2)的 源极与第四个NMOS管(N4)的漏极连接，第二个NMOS管(N2)的体连接V-端口； 第三个NMOS管(N3)的漏极与栅极连接在一起并与第四个NMOS管(N4)的栅极和第四个 PMOS管(P4)的漏极连接，第三个NMOS管(N3)的源极和体连接V-端口； 第四个MTOS管(N4)的漏极与第二个MTOS管(N2)的源极连接，第四个MTOS管(N4)的栅极 与第三个NMOS管(N3)的栅极、第三个NMOS管(N3)的漏极以及第四个PMOS管(P4)的漏极连接， 第四个NMOS管(N4)的源极和体连接V-端口。
【文档编号】H03K5/156GK106026989SQ201610429524
【公开日】2016年10月12日
【申请日】2016年6月17日
【发明人】辛晓宁, 赵豪, 范超
【申请人】沈阳工业大学