专利名称：驱动电路的制作方法
技术领域：
本发明涉及驱动电路，特别涉及把与输入电位相应的电位输出到输出节点的驱动电路。
背景技术：
图22是展示以往的驱动电路130的构成的电路图。在图22中，此驱动电路130具备差动放大电路131、P型场效应晶体管(以下称为P型晶体管)132以及恒流电路133。P型晶体管132被连接在电源电位VDD的线和输出节点N132之间，恒流电路133从输出节点N132向接地电位GND的线流过一定的电流。差动放大电路131的非反转输入端子接收输入节点N131的电位VI，其反转输入端子接收输出节点N132的电位VO，其输出端子连接在P型晶体管132的栅极上。
当输出电位VO比输入电位VI还高的情况下，差动放大电路131的输出电位上升，流过P型晶体管132的电流减少，输出电位VO降低。当输出电位VO比输入电位VI还低的情况下，差动放大电路131的输出电位下降，流过P型晶体管132的电流增加，输出电位VO上升。因而，VO＝VI。
但是，在以往的驱动电路130中，因为输出电位VO被直接反馈到差动放大电路131，所以当负载电容大的情况下负载电容变动，如果输入电位VI变动，则存在产生振荡的问题。
发明内容
因而，作为本发明的主要目的是提供难以发生振荡现象的驱动电路。
本发明的驱动电路是把与输入电位相应的电位输出到输出节点的驱动电路，包括被连接在第1电源电位的线和输出节点之间的第1晶体管；其栅极以及第1电极连接在第1晶体管的栅极上，其第2电极与第1节点连接的第2晶体管；在第2以及第3电源电位的线之间与第2晶体管串联连接的第3晶体管；为了使第1节点的电位与输入电位一致而控制第3晶体管的栅极电位的第1差动放大电路。因而，因为第1节点的电容与连接在输出节点上的负载电容相比充分小，所以难以发生振荡现象。
图1是展示本发明的实施例1的推型(Push)驱动电路的构成的电路图。
图2A～2C分别是展示图1所示的恒流电路的构成的电路图。
图3是展示实施例1的变更例子的电路图。
图4是展示实施例1的另一变形例子的电路图。
图5是展示本发明的实施例2的推型驱动电路的构成的电路图。
图6A～6C分别是展示图5所示的恒流电路的构成的电路图。
图7是展示实施例2的变形例子的电路图。
图8是展示实施例2的另一变形例子的电路图。
图9是展示本发明的实施例3的拉型(Pull)驱动电路的构成的电路图。
图10是展示实施例3的变形例子的电路图。
图11是展示实施例3的另一变形例子的电路图。
图12是展示具有偏移补偿功能的推型驱动电路的构成的电路图。
图13是展示本发明的实施例5的推型驱动电路的构成的电路图。
图14是展示本发明的实施例6的推型驱动电路的构成的电路图。
图15是展示本发明的实施例7的推挽型驱动电路的构成的电路图。
图16是展示实施例7的变形例子的电路图。
图17是展示实施例7的另一变形例子的电路图。
图18是展示实施例7的再一变形例子的电路图。
图19是展示本发明的实施例8的推挽型驱动电路的构成的电路图。
图20是展示本发明的实施例9的推挽型驱动电路的构成的电路图。
图21是展示本发明的实施例10的具有偏移补正功能的推挽型驱动电路的构成的电路图。
图22是展示以往的驱动电路构成的电路图。
具体实施例方式图1是展示本发明的实施例1的推型驱动电路1的构成的电路图。在图1中，该驱动电路1包括差动放大电路2、P型晶体管8、N型场效应晶体管(以下，称为N型晶体管)9、10以及恒流电路11、12。
差动放大电路2包含P型晶体管3、4、N型晶体管5、6以及恒流电路7。P型晶体管3、4分别被连接在电源电位VDD的线和节点N3、N4之间，这些栅极都连接在节点N4上。P型晶体管3、4构成电流镜像电路。N型晶体管5、6分别连接在节点N3、N4和节点N5之间，这些栅极分别接收输入节点N1的电位VI以及节点N9的电位VM。恒流电路7连接在节点N5和接地电位GND的线之间，从节点N5向接地电位GND的线流过规定值的恒定电流I1。
P型晶体管8、N型晶体管9以及恒流电路11被串联连接在电源电位VDD的线和接地电位GND的线之间。P型晶体管8的栅极接收差动放大电路2的输出节点N3的电位V3。N型晶体管9的栅极被连接其漏极上。N型晶体管9构成二极管元件。恒流电路11使规定值的恒定电流I2从节点N9向接地电位GND的线流出。N型晶体管9的源极(节点N9)的电位VM被施加到N型晶体管6的栅极。N型晶体管10被连接在电源电位VDD的线和驱动电路1的输出节点N2之间，其栅极接收晶体管8和9之间的节点N8的电位VC。恒电流电路12被连接在输出节点N2和接地电位GND的线之间，从输出节点N2向接地电位GND的线流过规定值的恒定电流I3。
以下，说明此驱动电路1的动作。在此驱动电路1中，通过差动放大电路2的动作，节点N9的电位VM与输入节点N1的电位相等。即，N型晶体管6和P型晶体管4被串联连接，因为P型晶体管3和4构成电流镜像电路，所以向P型晶体管3流过与监视电位VM相应值的电流。
当监视电位VM比输入电位VI还高的情况下，流过P型晶体管3的电流比流过N型晶体管5的电流还大，节点N3的电位V3上升。由此，流过P型晶体管8的电流减小，监视电位VM下降。当监视电位VM比输入电位VI还低的情况下，流过P型晶体管3的电流比流过N型晶体管的电流还小，节点N3的电位V3下降。由此，流过P型晶体管8的电流增大而监视电位VM上升。因而，VM＝VI。
因为恒流电路11的电流I2被设定为小的值，所以节点N8的电位VC变为VC＝VM+VTN。在此，VTN是N型晶体管的阈值电压。另外，如果把N型晶体管10的电流驱动能力设定得比恒流电路12的电流驱动能力充分大，则N型晶体管10执行源极跟随动作，输出节点N2的电位VO变为VO＝VC-VTN＝VM＝VI。因而，可以得到和输入电位VI相等的输出电位VO。
进而，根据N型晶体管9、10和恒流电路11、12的电流I2、I3的关系详细说明如下。如果把N型晶体管9、10的电流放大系数分别设置为β9、β10，则在N型晶体管9、10和和恒流电路11、12的电流I2、I3之间下式成立。
I2＝β9(VC-VM-VTN)2/2 ......(1)I3＝β10(VC-VO-VTN)2/2 ......(2)在此，如果假设VM(＝VI)＝VO，则根据式(1)下式成立。
I2＝β9(VC-VO-VTN)2/2 ......(3)进而，根据式(2)和(3)下式成立。
I2/I3＝β9/β10......(4)
即，如VI＝VO那样，只要设定满足式(4)的I2、I3、β9、β10即可。
在本实施例1中，因为对差动放大电路2的反馈循环的电容是N型晶体管6、9、10的栅极电容，所以与在差动放大电路131上直接连接负载电容的现有技术相比，对差动放大电路2的反馈循环的容量充分小。因而，不会在驱动电路1中产生振荡现象。
进而，场效应晶体管3～6、8～10的各自可以是MOS晶体管，也可以是薄膜晶体管(TFT)。薄膜晶体管可以用多晶硅薄膜、非晶型硅薄膜等任何半导体薄膜形成，也可以被形成在树脂衬底、玻璃衬底等任何绝缘衬底上。
另外，图2A～2C的各自是示例图1所示的恒流电路7的构成的电路图。在图2中，恒流电路7包含电阻元件13以及N型晶体管14、15。电阻元件13以及N型晶体管14被串联连接在电源电位VDD的线和接地电位GND的线之间，N型晶体管15被连接在节点N5和接地电位GND的线之间。N型晶体管14、15的栅极都连接在N型晶体管14的漏极上。N型晶体管14和15构成电流镜像电路。在电阻元件13以及N型晶体管14上流过与电阻元件13的电阻值相应值的一定电流。在N型晶体管15上流过与在N型晶体管14上流过的电流相应值的一定电流I1。
在图2B中，恒流电路7包含N型晶体管16。N型晶体管16被连接在节点N5和接地电位GND的线之间，其栅极接收一定的偏置电位VBN。偏置电位VBN被设定在N型晶体管16在饱和区域动作那样的规定的电平上。由此，在N型晶体管16上流过一定的电流I1。
在图2C中，恒流电路7包含偏转型的N型晶体管17。N型晶体管17被连接在节点N5和接地电位GND的线之间，其栅极被连接在接地电位GND的线上。N型晶体管17被形成为即使在栅极-源极间电压在0V时也流过一定的电流I1。进而，恒流电路11可以和恒流电路7的构成相同，也可以用流过电流I2的电阻元件构成。另外，恒流电路12可以和恒流电路7的构成相同，也可以由流过电流I3的电阻元件构成。
另外，在图3的驱动电路18中，向P型晶体管3、4的源极和P型晶体管8的源极和N型晶体管10的漏极上分别施加相互不同的电源电位V1、V2、V3。另外，恒流电路7、11、12的低电位一侧端子分别被连接在相互不同的电源电位V4、V5、V6上。此变更例子也可以得到和图1的驱动电路1相同的效果。
另外，图4的驱动电路20是用差动放大电路21置换图1的驱动电路1的差动放大电路2的电路。差动放大电路21是分别用电阻元件22、23置换差动放大电路2的P型晶体管3、4的电路。电阻元件22、23被分别连接在电源电位VDD的线和节点N3、N4之间。
流过N型晶体管5的电流和流过N型晶体管6的电流合计等于流过恒流电路7的电流I1。当监视电位VM等于输入电位VI的情况下，流过N型晶体管5的电流和流过N型晶体管6的电流相等。如果监视电位VM比输入电位VI还高，则在N型晶体管6的电流增加的同时N型晶体管5的电流减少，节点N3的电位V3上升，P型晶体管8的电流减少，监视电位VM下降。如果监视电位VM比输入电位VI还低，则在N型晶体管6的电流减少的同时N型晶体管5的电流增加，节点N3的电位V3下降，P型晶体管8的电流增加，监视电位VM上升。因而，监视电位VM保持和输入电位VI相同的电平，成为VO＝VI。即使是此变更例子也可以得到和图1的驱动电路1同样的效果。
图5是展示本发明的实施例2的推型驱动电路25的构成的电路图。在图5中，此驱动电路25包括差动放大电路26、恒流电路32、33以及N型晶体管34～36。
差动放大电路26包含恒流电路27、P型晶体管28、29以及N型晶体管30、31。恒流电路27被连接在电源电位VDD的线和节点N27之间，从电源电位VDD的线向节点N27流入规定值的恒流I1。P型晶体管28、29分别被连接在节点N27和节点N28、N29之间，它们的栅极分别接收输入电位VI以及监视电位VM。N型晶体管30、31分别被连接在节点N28、N29和接地电位GND的线之间，它们的栅极都连接在节点N29上。N型晶体管30和31构成电流镜像电路。
恒流电路32以及N型晶体管34、35被串联连接在电源电位VDD的线和接地电位GND的线之间。恒流电路32从电源电位VDD的线向节点N32流入规定值的恒流I2。N型晶体管34的栅极与其漏极(节点N32)连接。N型晶体管34构成二极管元件。N型晶体管34和35之间的节点34的电位成为监视电位VM。N型晶体管35的栅极接收差动放大电路26的输出节点N28的电位V28。N型晶体管36被连接在电源电位VDD的线和输出节点N2之间，其栅极接收节点N32的电位VC。恒流电路33被连接在输出节点N2和接地电位GND的线之间，从输出节点N2向接地电位GND的线流出规定值的恒流I3。
以下，说明此驱动电路25的动作。在此驱动电路25中，通过差动放大电路26的动作，监视电位VM与输入电位VI相等。即，P型晶体管29和N型晶体管31被串联连接，因为N型晶体管30和31构成电流镜像电路，所以在N型晶体管30上流过与监视电位VM相应值的电流。
当监视电位VM比输入电位VI还高的情况下，在N型晶体管30上流过的电流比在P型晶体管29上流过的电流还小，节点N28的电位V28上升。由此，流过N型晶体管35的电流增大而监视电位VM降低。当监视电位VM比输入电位VI还低的情况下，流过N型晶体管30的电流比流过P型晶体管28的电流还大，节点N28的电位V28降低。由此，流过MOS晶体管35的电流减小，监视电位VM上升。因而VM＝VI。
因为恒流电路32的电流I2被设定为充分小的值，所以节点N32的电位VC变为VC＝VM+VTN。另外，如果把N型晶体管36的电流驱动能力设定得比恒流电路33的电流驱动能力充分大，则N型晶体管进行源极跟随动作，输出节点N2的电位VO变为VO＝VC-VTN＝VM＝VI，因而，可以得到与输入电位VI相等的电平的输出电位VO。
在本实施例2中，因为对差动放大电路26的反馈循环的电容是晶体管29、34、36的栅极电容，所以与把负载电容直接连接在差动放大电路131上的现有技术相比，对差动放大电路26的反馈循环的电容充分小。因而，不会在驱动电路25中产生振荡现象。
另外，图6A～6C各自是示例图5所示的恒流电路27的构成的电路图。在图6A中，恒流电路27包含P型晶体管37、38以及电阻元件39。P型晶体管37以及电阻元件39被串联连接在电源电位VDD的线和接地电位GND的线之间，P型晶体管38被连接在电源电位VDD的线和节点N27之间。P型晶体管37、38的栅极都连接在P型晶体管37的漏极上。P型晶体管37和38构成电流镜像电路。在P型晶体管37以及电阻元件39上流过与电阻元件39的电阻值相应的值的一定电流。在P型晶体管38上流过与在P型晶体管37上流过的电流相应值的一定电流I1。
在图6B中，恒流电路27包含P型晶体管40。P型晶体管40被连接在电源电位VDD的线和节点N27之间，其栅极接收一定的偏置电位VBP。偏置电位VBP被设定在使P型晶体管40在饱和区域动作那样的规定的电平上。由此，在P型晶体管40上流过一定电流I1。
在图6C中，恒流电路27包含偏转型的P型晶体管41。 P型晶体管41被连接在电源电位VDD的线和节点N27之间，其栅极被连接在电源电位VDD的线上，P型晶体管41被形成为在栅极-源极间都是0V时也流过一定电流I1。进而，恒流电路32可以是和恒流电路27一样的构成，也可以用流过电流I2的电阻元件构成。
另外，图7的驱动电路45是用差动放大电路46置换图5的驱动电路25的差动放大电路26的电路。差动放大电路46是用电阻元件47、48置换差动放大电路26的N型晶体管30、31的电路。电阻元件47、48被分别连接在节点N28、N29和接地电位GND之间。流过P型晶体管28的电流和流过P型晶体管29的电流的合计等于流过恒流电路27的电流I1。当监视电位VM等于输入电位VI的情况下，P型晶体管28的电流和P型晶体管29的电流相等。如果监视电位VM比输入电位VI还高，则在P型晶体管29的电流减少的同时P型晶体管28的电流增加，节点N28的电位V28上升N型晶体管35的电流增加，监视电位VM降低。如果监视电位VM比输入电位VI还低，则在P型晶体管29的电流增加的同时，P型晶体管28的电流减少，节点N28的电位V28下降N型晶体管35的电流减少，监视电位VM上升。因而，监视电位VM保持在输入电位VI，VO＝VI。在此变形例子中，可以得到和图1的驱动电路1同样的效果。
另外，图8的驱动电路50是用图1的差动放大电路2置换图5的驱动电路25的差动放大电路26的电路。N型晶体管35的栅极接收节点N3的电位V3，N型晶体管6的栅极接收监视电位VM。当监视电位VM比输入电位VI还高的情况下，流过P型晶体管3的电流比流过N型晶体管5的电流还大，节点N3的电位V3上升，N型晶体管35的电流增加监视电位VM下降。当监视电位VM比输入电位VI还低的情况下，流过P型晶体管3的电流比流过N型晶体管5的电流还小而节点N3的电位V3下降，N型晶体管35的电流减少，监视电位VM上升。因而，VM＝VI，VO＝VI。此变形例子也可以得到和图5的驱动电路25一样的效果。
图9是展示本发明的实施例3的拉型驱动电路55的构成的电路图。在图9中，此驱动电路55包括差动放大电路2、P型晶体管56～58以及恒流电路59、60。差动放大电路2和图1所示的电路相同。P型晶体管56、57以及恒流电路59被串联连接在电源电位VDD的线和节点电位GND的线之间。P型晶体管56的栅极接收节点N3的电位V3。N型晶体管6的栅极接收P型晶体管56和57之间的节点N56的电位VM。P型晶体管57的栅极连接在其漏极(节点N57)上。P型晶体管57构成二极管元件。恒流电路59从节点57向接地电位GND的线流过规定值的恒流I2。恒流电路60从电源电位VDD的线向输出节点N2流入规定值的恒流I3。P型晶体管58被连接输出节点N2和接地电位GND的线之间，其栅极接收节点N57的电位VC。
监视电位VM通过差动放大电路2的动作保持输入电位VI。与恒流电路59的恒流I2相比，如果把P型晶体管57的电流驱动能力设置成充分大，则节点N57的电位VC为VC＝VM-|VTP|。在此，VTP是P型晶体管的阈值电压。与恒流电路60的恒流I3相比，如果把P型晶体管58的电流驱动能力设定得充分大，则输出电位VO为VO＝VC+|VTP|＝VM-|VTM|+|VTP|＝VM＝VI。
在本实施例3中，因为对差动放大电路2的反馈循环的电容为晶体管6、57、58的栅极电容，所以与将负载电容直接连接在差动放大电路131上的现有技术相比，对差动放大电路2的反馈循环的电容充分小。因而，不会在驱动电路55中产生振荡现象。
图10的驱动电路61是用差动放大电路26置换图9的驱动电路55的差动放大电路2的电路。P型晶体管56的栅极接收节点N28的电位V28。P型晶体管29的栅极接收监视电位VM。当监视电位VM比输入电位VI还高的情况下，N型晶体管30的电流比P型晶体管28的电流还小，节点N28的电位V28上升，流过P型晶体管56的电流减少，监视电位VM降低。当监视电位VM比输入电位VI还低的情况下，N型晶体管30的电流比P型晶体管28的电流还大，节点N28的电位V28下降，流过P型晶体管56的电流增加，监视电位VM上升。因而，VM＝VI，VO＝VI。此变形例子也可以得到和图9的驱动电路55一样的效果。
图11的驱动电路65是分别用恒流电路66以及N型晶体管67置换图10的驱动电路61的P型晶体管56以及恒流电路59的电路。恒流电路66从电源VDD的线向节点N56流入规定值的恒流I2。N型晶体管67被连接在节点N57和接地电位GND的线之间，其栅极接收节点N28的电位V28。如果监视电位VM比输入电位VI还高，则节点N28的电位V28上升而流过N型晶体管67的电流增加，监视电位VM下降。如果监视电位VM比输入电位VI还低，则节点N28的电位V28下降而流过N型晶体管67的电流减少，监视电位VM上升。因而，VM＝VI，VO＝VI。此变形例子也可以得到和图9的驱动电路55同样的效果。
图12是展示本发明的实施例4的具有偏移补偿功能的推型驱动电路70的构成的电路图。在图12中，此具有偏移补偿功能的推型驱动电路70包含驱动电路1、电容器71以及开关S1～S3。驱动电路1和图1所示的电路相同。电容器71以及开关S1～S3构成偏移补偿电路，用于当因驱动电路1的晶体管的阈值电压的离散等在驱动电路1的输入电位VI以及输出电位VO之间产生电位差即产生偏移电压VOF的情况下，补偿此偏移电压VOF。
即，开关S1被连接输入节点N1和N型晶体管5的栅极之间。电容器71以及开关S2被串联连接在N型晶体管5的栅极和输出节点N2之间，开关S3被连接在输入节点N1的电容器71以及开关S2间的节点之间。开关S1～S3的各自可以是P型晶体管，也可以是N型晶体管，也可以并联连接P型晶体管以及N型晶体管。开关S1～S3的各自由控制信号(未图示)控制接通/断开。
现在说明驱动电路1的输出电位VO比输入电位VI只低偏移电压VOF的情况。在初始状态下，全部的开关S1～S3被设置为断开状态，在某时刻如果开关S1、S2被设置为接通状态，则输出电位VO变为VO＝VI-VOF，电容器71被充电至偏移电压VOF。
以下，如果把开关1、2设置为断开状态，则偏移电压VOF被电容器71保持。以下如果开关S3是接通状态，则N型晶体管5的栅极电位变为VI+VOF。其结果，驱动电路1的输出电位VO变为VO＝VI+VOF-VOF＝VI，驱动电路1的偏移电压VOF被消除。
在本实施例4中，可以消除驱动电路1的偏移电压VOF，可以更高精度地使输出电位VO和输入电位VI一致。
进而，在本实施例4中，说明了消除驱动电路1的偏移电压VOF的情况，当然也可以用同样的方法消除驱动电路18、20、25、45、50、55、61、65的偏移电压VOF。
在图1的驱动电路中，因为恒流电路11的电流I11被设定在小的值上，所以在输入电位VI下降时，节点N8的电位VC下降需要时间，输出电位VO的下降延迟。在本实施例5中解决此问题。
图13是说明本发明的实施例5的驱动电路75的构成的电路图。参照图13，此驱动电路75和图1的驱动电路1不同之处在于追加了N型晶体管76。N型晶体管76被并联连接在恒流电路11上，其栅极接收信号φPD。
信号φPD响应输入电位VI的下降被脉冲式地设置为“H”电平。由此，N型晶体管76脉冲式导通，节点N8的电位VC迅速下降，输出电位VO也迅速下降。
进而，在本实施例5中，是把N型晶体管76的源极连接在接地电位GND的线上，但并不限于此，如果可以使节点N8降低到规定的电位，则也可以把N型晶体管76的源极连接在另一电位的线上。
另外，也可以用P型晶体管置换N型晶体管76。但是这种情况下，需要响应输入电位VI的下降，脉冲式地把信号φPD设置为“L”电平。
另外，即使在图9的驱动电路55的恒流电路59上连接N型晶体管76也可以得到同样的效果。
在图5的驱动电路25中，因为恒流电路32的电流I2被设定在小的值上，所以在输入电位VI上升时，节点N32的电位VC的上升需要时间，输出电位VO的上升延迟。在本实施例6中，谋求解决此问题。
图14是展示本发明的实施例6的驱动电路80的构成的电路图。参照图14，此驱动电路80和图5的驱动电路25的不同之处在于追加了P型晶体管81。P型晶体管81被并联连接在恒流电路32上，其栅极接收信号φPU。信号φPU响应输入电位VI的上升被脉冲式设置为“L”电平。由此，P型晶体管81脉冲式导通，节点N32的电位VC迅速上升，输出电位VO也迅速上升。
进而，在本实施例6中，P型晶体管81的源极连接在电源电位VDD的线上，但并不限于此，如果可以使节点N32上升到规定的电位，则可以把P型晶体管81的源极连接在其它的电位的线。
另外，也可以用N型晶体管置换P型晶体管81。但是，这种情况下需要响应输入电位VI的下降，脉冲式地把信号φPU设置为“H”电平。
另外，即使在图11的驱动电路65的恒流电路66上连接P型晶体管81也可以得到同样的效果。
图15是展示本发明的实施例7的推挽型驱动电路85的构成的电路图。在图15中，此驱动电路85是组合图1的推型驱动电路1和图11的拉型驱动电路65的电路。推型驱动电路1的输入节点N1和拉型驱动电路65的输入节点N1相互连接，推型驱动电路1的输出节点N2和拉型驱动电路65的输出节点N2相互连接。
当输出电位VO比输入电位VI还高的情况下，推型驱动电路1的N型晶体管10的栅-源极间电压比N型晶体管86的阈值电压VTN还小，N型晶体管10处于非导通，同时拉型驱动电路65的P型晶体管58的源-栅极间电压比P型晶体管58的阈值电压VTP的绝对值还大，P型晶体管58导通，输出电位VO下降。
当输出电位VO比输入电位VI还低的情况下，推型驱动电路1的P型晶体管58的源-栅极间电压比P型晶体管58的阈值VTP的绝对值还小，P型晶体管58处于非导通，同时拉型驱动电路65的N型晶体管10的栅-源极间电压比N型晶体管10的阈值VTN还大，N型晶体管10导通，输出电位VO上升。因而，VO＝VI。
在本实施例7中，除了可以得到和实施例1相同的效果外，在充电和放电输出节点N2的这两方面可以得到大的电流驱动能力。
以下，说明各种变形例子。图16的推挽型驱动电路90是组合图5的推型驱动电路25和图9的拉型驱动电路55的电路。推型驱动电路25的输入节点N1和拉型驱动电路55的输入节点N1相互连接，推型驱动电路25的输出节点N2和拉型驱动电路55的输出节点N2被相互连接。即使是此变形例子也可以得到和图15的驱动电路85一样的效果。
图17的推挽型驱动电路95是组合图1的推型驱动电路1和图9的拉型驱动电路55的电路。图18的推挽型驱动电路96是组合图5的推型驱动电路25和图11的拉型驱动电路65的电路。即使是这些变形例子也可以得到和图15的驱动电路85同样的效果。
图19是展示本发明的实施例8的推挽型驱动电路100的构成的电路图。参照图19，此驱动电路100是在图1的驱动电路1上追加了P型晶体管101、102的电路。P型晶体管101以及恒流电路11被串联连接在节点N9和接地电位GND的线之间，P型晶体管101的栅极被连接在其漏极(节点N101)上。P型晶体管101构成二极管元件。P型晶体管102被连接在输出节点N2和接地电位GND的线之间，其栅极接收节点N101的电位VC1。
通过差动放大电路2的动作，节点N9的电位VM变为VM＝VI。因而，节点N8的电位VC变为VC＝VI+VTN，节点N101的电位VC1变为VC1＝VI-|VTP|。当输出电位VO比输入电位VI还高的情况下，N型晶体管10处于非导通，同时P型晶体管102导通。当输出电位VO比输入电位VI还低的情况下，P型晶体管102处于非导通，同时N型晶体管10导通。因而，VO＝VI。
在此实施例8中，除了可以得到和实施例7一样的效果外，因为把差动放大电路设置成1个，所以可以减小配置面积。
图20是展示本发明的实施例9的推挽型驱动电路105的构成的电路图。参照图20，此驱动电路105是在图11的驱动电路65上追加了N型晶体管106、107的电路。恒流电路66以及N型晶体管106被串联连接在电源电位VDD的线和节点N56之间，N型晶体管106的栅极被连接在其漏极(节点N66)上。N型晶体管106构成二极管元件。N型晶体管107被连接在电源电位VDD的线和输出节点N2之间，其栅极接收节点N66的电位VC1。通过差动放大电路26的动作，节点N56的电位VM变为VM＝VI。因而，节点N66的电位VC1变为VC1＝VI+VTN，节点N57的电位VC变为VC＝VI-|VTP|。当输出电位VO比输入电位VI还高的情况下，N型晶体管107处于非导通，同时P型晶体管58导通。当输出电位VO比输入电位VI还低的情况下，P型晶体管58处于非导通，同时N型晶体管107导通。因而，VO＝VI。
即使是本实施例9也可以得到和实施例8一样的效果。
图21是展示本发明的实施例10的带偏移补偿功能的推挽型驱动电路110的构成的电路图。在图21中，此驱动电路110包括图1的驱动电路1；图11的驱动电路65；电容器111a、111b；开关S1a～S4a、S1b～S4b。
开关S1a、S1b被分别连接在输入节点N1和驱动电路1、65的N型晶体管5的栅极之间。电容器111a以及开关S2a被串联连接在驱动电路1的N型晶体管5的栅极和N型晶体管10的源极(节点N10)之间。电容器111b以及开关S2b被串联连接在驱动电路65的N型晶体管5的栅极和P型晶体管58的源极(节点N60)之间。开关S3a被连接在输入节点N1和电容器111a以及开关S2a之间的节点之间。开关S3b被连接在输入节点N1和电容器111b以及开关S2b之间的节点之间，开关S4a、S4b分别被连接在节点N10、N60和输出节点N2之间。
以下，说明此驱动电路110的动作。在初始状态下，把全部的开关S1a～S4a、S1b～S4b设置为断开状态。如果在某时刻把开关S1a、S2a、S1b、S2b设置为断开状态，则节点N10、N60的电位V10、V60分别变为V10＝VI-VOFa，V60＝VI-VOFb，电容器111a、111b分别被充电到偏移电压VOFa、VOFb。
以下，如果把开关S1a、S2a、S1b、S2b设置为断开状态，则偏移电压VOFa、VOFb分别被电容器111a、111b保持。以下如果开关S3a、S3b被设置为接通状态，则驱动电路1、65的N型晶体管5的栅极电位分别变为VI+VOFa、VI+VOFb。其结果，驱动电路1、65的输出电位V10、V60分别变为V10＝VI+VOFa-VOFa＝VI，V60＝VI+VOFb-VOFb＝VI，驱动电路1、65的偏移电压VOFa、VOFb被消除。最后开关S4a、S4b被设置为接通状态，VO＝VI。
在本实施例10中，没有偏移电压，并且可以得到充放电的电流驱动能力高的驱动电路10。
这里揭示的实施例全部是示例应该认为并不是限制。本发明的范围并不是上述的说明，而是由权利要求范围所示，并包含在和权利要求的范围相等意义以及范围内的全部变更。
(按照条约第19条的修改)1.一种驱动电路，是把与输入电位相应的电位输出到输出节点的驱动电路，其特征在于包括包含被连接在第1电源电位的线和第1节点之间的第1导电形式的第1晶体管、把其栅极以及第1电极连接在上述第1晶体管的栅极上并把其第2电极连接在第2节点上的第1导电形式的第2晶体管、在第2以及第3电源电位的线之间与上述第2晶体管串联连接的第3晶体管、以及为了使上述第2节点的电位与上述输入电位一致而控制上述第3晶体管的栅极电位的第1差动放大电路的第1副驱动电路；包含被连接在与上述第1电源电位不同的第4电源电位的线和第3节点之间的第2导电形式的第4晶体管、其栅极以及第1电极与上述第4晶体管的栅极连接并且其第2电极与第4节点连接的第2导电形式的第5晶体管、在上述第2以及第3电源电位的线之间与上述第5晶体管串联连接的第6晶体管、以及为了使上述第4节点的电位与上述输入电位一致而控制上述第6晶体管的栅极电位的第2差动放大电路的第2副驱动电路；消除上述第1副驱动电路的偏移电压，把上述第1节点连接在上述输出节点上的第1偏移补偿电路；消除上述第2副驱动电路的偏移电压，把上述第3节点连接在上述输出节点上的第2偏移补偿电路。
2.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管被连接在上述第2电源电位的线和上述第2晶体管的第1电极之间，上述第1副驱动电路进一步包含被连接在上述第2节点和上述第3电源电位的线之间的电流限制元件。
3.根据权利要求2所述的驱动电路，其特征在于上述第1副驱动电路进一步包含被并联连接在上述电流限制元件上，以规定的定时脉冲式地导通的开关元件。
4.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管被连接在上述第2节点和上述第3电源电位的线之间，上述第1副驱动电路进一步包含被连接在上述第2电源电位的线和上述第2晶体管的第1电极之间的电流限制元件。
5.根据权利要求4所述的驱动电路，其特征在于上述第1副驱动电路进一步包含被并联连接在上述电流限制元件上，以规定的定时脉冲式地导通的开关元件。
6.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管被连接在上述第2电源电位的线和上述第2晶体管的第1电极之间，上述第6晶体管被连接在上述第3电源电位的线和上述第5晶体管的第1电极之间，上述第1副驱动电路进一步包含被连接在上述第2节点和上述第3电源电位的线之间的第1电流限制元件，上述第2副驱动电路进一步包含被连接在上述第4节点和上述第2电源电位的线之间的第2电流限制元件。
7.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管被连接在上述第2节点和上述第3电源电位的线之间，上述第6晶体管被连接在上述第4节点和上述第2电源电位的线之间，上述第1副驱动电路进一步包含被连接在上述第2电源电位的线和上述第2晶体管的第1电极之间的第1电流限制元件，上述第2副驱动电路进一步包含被连接在上述第3电源电位的线和上述第5晶体管的第1电极之间的第2电流限制元件。
8.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管被连接在上述第2电源电位的线和上述第2晶体管的第1电极之间，上述第6晶体管被连接在上述第4节点和上述第2电源电位的线之间，上述第1副驱动电路进一步包含被连接在上述第2节点和上述第3电源电位的线之间的第1电流限制元件，上述第2副驱动电路进一步包含被连接在上述第3电源电位的线和上述第5晶体管的第1电极之间的第2电流限制元件。
9.根据权利要求1所述的驱动电路，其特征在于上述第1偏移补偿电路包含被连接在上述第1节点和第6电源电位的线之间的第1电流限制元件；第1电容器；把上述输入电位施加到上述第1电容器的一个电极，同时把上述第1电容器的另一个电极连接在上述第1节点上的第1切换电路；把上述输入电位施加到上述第1电容器的另一个电极，同时代替上述输入电位把上述第1电容器的一个电极的电位施加到上述第1差动放大电路的第2切换电路；以及把上述第1节点的电位施加到上述输出节点的第3切换电路，上述第2偏移补偿电路包含被连接在上述第3节点和第7电源电位的线之间的第2电流限制元件；第2电容器；把上述输入电位施加到上述第2电容器的一个电极，同时把上述第2电容器的另一个电极连接在上述第3节点上的第4切换电路；把上述输入电位施加到上述第2电容器的另一个电极，同时代替上述输入电位把上述第2电容器的一个电极的电位施加到上述第2差动放大电路的第5切换电路；以及把上述第3节点的电位施加到上述输出节点的第6切换电路。
10.根据权利要求1所述的驱动电路，其特征在于上述第1差动放大电路包含
它们的栅极分别接收输入电位以及上述第2节点的电位，它们的第1电极相互连接的第7以及第8晶体管；分别被连接在第4电源电位的线和上述第7以及第8晶体管的第2电极之间，它们的栅极都被连接在上述第8晶体管的第2电极上，与上述第7以及第8晶体管不同的导电形式的第9以及第10晶体管；以及被连接在上述第7以及第8晶体管的第1电极和第5电源电位的线之间的电流限制元件。
11.根据权利要求10所述的驱动电路，其特征在于上述第1、第2以及第4电源电位是同样的电位，上述第3以及第5电源电位是同样的电位。
12.根据权利要求10所述的驱动电路，其特征在于上述第1、第2以及第5电源电位是同样的电位，上述第3以及第4电源电位是同样的电位。
13.根据权利要求1所述的驱动电路，其特征在于上述第1差动放大电路包含它们的栅极分别接收上述输入电位以及上述第2节点的电位，它们的第1电极相互连接的第7以及第8晶体管；分别被连接在第4电源电位的线和上述第7以及第8晶体管的第2电极之间的第1以及第2电阻元件；以及被连接在上述第7以及第8晶体管的第1电极和第5电源电位的线之间的电流限制元件。
14.根据权利要求1所述的驱动电路，其特征在于上述第1～第6晶体管分别是薄膜晶体管。
权利要求
1.一种驱动电路，是把与输入电位(VI)相应的电位(VO)输出到输出节点(N2)的驱动电路，其特征在于包括被连接在第1电源电位(VDD)的线和上述输出节点(N2)之间的第1晶体管(10)；把其栅极以及第1电极连接在上述第1晶体管(10)的栅极上，把其第2电极连接在第1节点(N9)上的第2晶体管(9)；在第2以及第3电源电位(VDD，GND)的线之间和上述第2晶体管(9)串联连接的第3晶体管(8)；如上述第1节点(N9)的电位与上述输入电位(VI)一致那样控制上述第3晶体管(8)的栅极电位的第1差动放大电路(2)。
2.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管(8)被连接在上述第2电源电位(VDD)的线和上述第2晶体管(9)的第1电极之间，进而包括被连接在上述第1节点(N9)和上述第3电源电位(GND)的线之间的电流限制元件(11)。
3.根据权利要求2所述的驱动电路，其特征在于进一步包括开关元件(76)，它被并联连接在上述电流限制元件(11)上，对应于上述输入电位(VI)从上述第2电源电位(VDD)一侧向上述第1电源电位(GND)一侧变化脉冲式导通。
4.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管(35)包括，被连接在上述第1节点(N34)和上述第3电源电位(GND)的线之间，进而，被连接在上述第2电源电位(VDD)的线和上述第2晶体管(34)的第1电极之间的电流限制元件(32)。
5.根据权利要求4所述的驱动电路，其特征在于进一步包括开关元件(81)，它被并联连接在上述电流限制元件(32)上，对应于上述输入电位(VI)从上述第3电源电位(GND)一侧向上述第2电源电位(VDD)一侧变化脉冲式导通。
6.根据权利要求1所述的驱动电路，其特征在于进一步包括被连接在上述输出节点(N2)和第4电源电位(GND)的线之间的电流限制元件(12)。
7.根据权利要求1所述的驱动电路，其特征在于上述第3晶体管(8)包括，被连接在上述第2电源电位(VDD)的线和上述第2晶体管(9)的第1电极之间，进而被连接在第4电源电位(GND)的线和上述输出节点(N2)之间的第4晶体管(102)；其栅极以及第1电极被连接在上述第4晶体管(102)的栅极上，其第2电极与上述第1节点(N9)连接的第5晶体管(101)，以及被连接在上述第5晶体管(101)的第1电极和上述第3电源电位(GND)的线之间的电流限制元件(11)，上述第1以及第2晶体管是第1导电形式，上述第4以及第5晶体管是第2导电形式。
8.根据权利要求1所述的驱动电路，其特征在于进一步包括消除上述驱动电路的偏移电压的偏移补正电路(71，S1～S3)。
9.根据权利要求8所述的驱动电路，其特征在于上述偏移补正电路(71，S1～S3)包含，电容器(71)；在给予上述电容器(71)的一电极上述输入电位(VI)的同时，把上述电容器(71)的另一电极连接在上述输出节点(N2)上的第1切换电路(S1，S2)，以及在给予上述电容器(71)的另一电极上述输入电位(VI)的同时，代替上述输入电位(VI)把上述电容器(71)的一电极电位给予上述第1差动放大电路(2)的第2切换电路(S3)。
10.根据权利要求1所述的驱动电路，其特征在于上述第1以及第2晶体管(10，9)是第1导电形式，包括进一步被连接在第4电源电位(GND)的线和上述输出节点(N2)之间的第2导电形式的第4晶体管(58)；其栅极以及第1电极被连接在上述第4晶体管(58)的栅极上，其第2电极被连接在第2节点(N56)上的第2导电形式的第5晶体管(57)；在上述第2以及第3电源电位(VDD，GND)的线之间和上述第5晶体管(57)串联连接的第6晶体管(67)；以及如上述第2节点(N56)的电位与上述输入电位(VI)一致那样控制上述第6晶体管(67)的栅极电位的第2差动放大电路(26)。
11.根据权利要求10所述的驱动电路，其特征在于上述第3晶体管(8)被连接在上述第2电源电位(VDD)的线和上述第2晶体管(9)的第1电极之间，上述第6晶体管(67)被连接在上述第3电源电位(GND)的线和上述第5晶体管(57)的第1电极之间，进而包括被连接在上述第1节点(N9)和上述第3电源电位(GND)的线之间的第1电流限制元件(11)；以及被连接在上述第2节点(N56)和上述第2电源电位(VDD)的线之间的第2电流限制元件(66)。
12.根据权利要求10所述的驱动电路，其特征在于上述第3晶体管(35)被连接在上述第1节点(N34)和上述第3电源电位(GND)的线之间，上述第6晶体管(56)被连接在上述第2节点(N57)和上述第2电源电位(VDD)的线之间，进而包括被连接在上述第2电源电位(VDD)的线和上述第2晶体管(34)的第1电极之间的第1电流限制元件(32)；以及被连接在上述第3电源电位(VDD)的线和上述第5晶体管(57)的第1电极之间的第2电流限制元件(59)。
13.根据权利要求10所述的驱动电路，其特征在于上述第3晶体管(8)被连接在上述第2电源电位(VDD)的线和上述第2晶体管(9)的第1电极之间，上述第6晶体管(56)被连接在上述第2节点(N56)和上述第2电源电位(VDD)的线之间，进而包括被连接在上述第1节点(N9)和上述第3电源电位(GND)的线之间的第1电流限制元件(11)；以及被连接在上述第3电源电位(GND)的线和上述第5晶体管(57)的第1电极之间的第2电流限制元件(59)。
14.根据权利要求10所述的驱动电路，其特征在于还包括消除上述第1～第3晶体管(8～10)以及上述第1差动放大电路(2)的偏移电压(VOFa)的第1偏移补偿电路(12，111a，S1a～S4a)；以及消除上述第4～第6晶体管(56～58)以及上述第2差动放大电路(2)的偏移电压(VOFb)的第2偏移补正电路(60，111b，S1b～S4b)。
15.根据权利要求14所述的驱动电路，其特征在于上述第1以及第4晶体管(10，58)的一电极代替被连接在上述输出节点(N2)上，分别与第3以及第4节点(N10，N60)连接，上述第1偏移补正电路(12，111a，S1a～S4a)包含被连接在上述第3节点(N10)和第6电源电位(GND)的线之间的第1电流限制元件(12)；第1电容器(111a)；在把上述输入电位(VI)给予上述第1电容器(111a)的一电极的同时把上述第1电容器(111a)的另一电极连接在上述第3节点(N10)上的第1切换电路(S1a，S2a)；在把上述输入电位(VI)给予上述第1电容器(111a)的一电极的同时把上述第1电容器(111a)的另一电极的电位代替上述输入电位(VI)给予上述第1差动放大电路(2)的第2切换电路(S3a)；以及把上述第3节点(N10)的电位给予上述输出节点(N2)的第3切换电路(S4a)，上述第2偏移补正电路(60，111b，S1b～S4b)包括被连接在上述第4节点(N60)和第7电源电位(VDD)的线之间的第2电流限制元件(60)；第2电容器(111b)；在把上述输入电位(VI)给予上述第2电容器(111b)的一电极的同时把上述第2电容器(111b)的另一电极连接在上述第4节点(N60)上的第4切换电路(S1b，S2b)；在把上述输入电位(VI)给予上述第2电容器(111b)的另一电极的同时把上述第2电容器(111b)的一电极代替上述输入电位(VI)给予上述第2差动放大电路(2)的第5切换电路(S3b)；以及把上述第4节点(N60)的电位给予上述输出节点(N2)的第6切换电路(S4b)。
16.根据权利要求1所述的驱动电路，其特征在于上述第1差动放大电路(2)包括它们的栅极分别接收输入电位(VI)以及上述第1节点(N9)的电位，它们的第1电极相互连接的第1导电形式的第4以及第5晶体管(5，6)；分别被连接在第4电源电位(VDD)的线和上述第4以及第5晶体管(5，6)的第2电极之间，它们的栅极都被连接在上述第5晶体管(6)的第2电极上的第2导电形式的第6以及第7晶体管(3，4)；以及被连接在上述第4以及第5晶体管(5，6)的第1电极和第5电源电位(GND)的线之间的电流限制元件(7)。
17.根据权利要求16所述的驱动电路，其特征在于上述第1、第2以及第4电源电位是相同电位(VDD)，上述第3以及第5电位是同样的电位(GND)。
18.根据权利要求16所述的驱动电路，其特征在于上述第1、第2以及第5电源电位是同样的电位(VDD)，上述第3以及第5电源电位是同样的电位(GND)。
19.根据权利要求1所述的驱动电路，其特征在于上述第1差动放大电路(21)包括它们的栅极分别接收上述输入电位(VI)以及上述第1节点(N9)的电位，它们的第1电极被相互连接的第4以及第5晶体管(5，6)；分别被连接在第4电源电位(VDD)的线和上述第4以及第5晶体管(5，6)的第2电极之间的第1以及第2电阻元件(22，23)；以及被连接在上述第4以及第5晶体管(5，6)的第1电极和第5电源电位(GND)的线之间的电流限制元件(7)。
20.根据权利要求1所述的驱动电路，其特征在于上述第1～第3晶体管(8～10)的各自是薄膜晶体管。
全文摘要
本发明的驱动电路(1)包括被连接在电源电位(VDD)的线和输出节点(N2)之间的第1N型晶体管(10)；被连接在电源电位(VDD)的线和第1N型晶体管(10)的栅极之间的P型晶体管(8)；在第1N型晶体管(10)的栅极和规定的节点(N9)之间连接成二极管的第2N型晶体管(9)；使规定的节点(9)的电位(VM)与输入电位(VI)一致那样地控制P型晶体管(8)的栅极电位的差动放大电路(2)。
文档编号H03F3/26GK1615579SQ0282744
公开日2005年5月11日 申请日期2002年11月26日 优先权日2002年11月26日
发明者飞田洋一 申请人:三菱电机株式会社