专利名称：显示装置的制作方法
技术领域：
本发明系关于一种显示装置，尤有关于具备移位缓存器电路的显示装置。
背景技术：
现有已有一种具备负载电阻的电阻负载型的反相器(inverter)电路(例如请参照非专利文献1)。
此外，现有亦有一种具备上述非专利文献1所揭示的电阻负载型的反相器电路的移位缓存器电路。另外，移位缓存器电路系例如用于将液晶显示装置或有机EL显示装置的栅极线或漏极线予以驱动的电路。第13图系具备现有的电阻负载型的反相器电路的移位缓存器电路的电路图。参照第13图，现有的第1段的移位缓存器电路104a1系由第1电路部104b1与第2电路部104c1所构成。此外，移位缓存器电路104a1的下一段的移位缓存器电路104a2则系由第1电路部104b1与第2电路部104c1所构成。
第1段移位缓存器电路104a1的第1电路部104b1系具备n沟道晶体管NT101及NT102；电容C101；以及电阻R101。以下，在本现有技术的说明中n沟道晶体管NT101、NT102及NT103系分别称为晶体管NT101、NT102及NT103。晶体管NT101的漏极系输入有激活信号ST，同时源极系连接于节点(node)ND101。该晶体管NT101的栅极系连接有时脉信号线CLK1。此外，晶体管NT102的源极系连接于负侧电位(VSS)，同时漏极系连接于节点ND102。此外，电容C101的其中一方电极系连接于负侧电位(VSS)，并同时另一方的电极则系连接于节点ND101。此外，在节点ND102与正侧电位(VDD)之间系连接有电阻R101。通过晶体管NT102与电阻R101即构成反相器电路。
此外，第1段移位缓存器电路104a1的第2电路部104c1，系由晶体管NT103、以及由电阻R102所构成的反相器电路所构成。晶体管NT103的源极系连接于负侧电位(VSS)，同时漏极则系连接于节点ND103。此外，晶体管NT103的栅极系连接于第1电路部104b1的节点ND102。此外，节点ND103与正侧电位(VDD)之间，系连接有电阻R102。此外，从节点ND103输出第1段移位缓存器电路104a1的输出信号SR1。此外，节点ND103系连接有第2段移位缓存器电路104a2的第1电路部104b2。
此外，第2段以后的移位缓存器电路亦系构成为与上述第1段移位缓存器电路104a1相同的构成。另外，后段的移位缓存器电路的第1电路部则系构成为与前段的移位缓存器电路的输出节点相连接。
第14图系第13图所示现有的移位缓存器电路的时序图。其次，兹参照第13图以及第14图，说明现有的移位缓存器电路的动作。
首先，输入L电平的激活信号ST作为初期状态。然后，在将激活信号ST设为H电平之后，再将时脉信号CLK1设为H电平。藉此，由于对于第1段移位缓存器电路104a1的第1电路部104b1的晶体管NT101的栅极供给H电平的时脉信号CLK1，因此晶体管NT101即成为导通状态。因此，对于晶体管NT102的栅极系供给H电平的激活信号ST，因此晶体管NT102即成为导通状态。藉此，由于节点ND102的电位下降到L电平，因此晶体管NT103即成为关断状态。藉此，由于节点ND103的电位上升，因此即从第1段移位缓存器电路104a1输出H电平的信号作为输出信号SR1。此H电平的信号亦供给至第2段移位缓存器电路104a2的第1电路部104b2。另外，时脉信号CLK1为H电平的期间，H电平的电位即蓄积在电容C101。
其次，将时脉信号CLK1设为L电平。藉此，晶体管NT101即成为关断状态。之后，将激活信号ST设为L电平。此时，即使晶体管NT101成为关断状态，节点ND101的电位亦通过蓄积在电容C101的H电平的电位而保持于H电平，因此晶体管NT102仍保持导通状态。藉此，由于节点ND102的电位保持于L电平，因此晶体管NT103的栅极的电位即保持于L电平。藉此，晶体管NT103由于保持于关断状态，因此从第1段移位缓存器电路104a1的第2电路部104c1，即持续输出H电平的信号作为输出信号SR1。
其次，将输入至第2段移位缓存器电路104a2的第1电路部104b2的时脉信号CLK2设为H电平。藉此，在第2段移位缓存器电路104a2中，在输入来自第1段移位缓存器电路104a1的H电平的输出信号SR1的状态下通过输入H电平的时脉信号CLK2，而进行与上述第1段移位缓存器电路104a1同样的动作。因此，从第2段移位缓存器电路104a2的第2电路部104c2输出H电平的输出信号SR2。
之后，将时脉信号CLK1再度设为H电平。藉此，第1段移位缓存器电路104a1的第1电路部104b1的晶体管NT101即成为导通状态。此时，节点ND101的电位，由于激活信号ST成为L电平而下降至L电平。因此，晶体管NT102即成为关断状态，因此节点ND102的电位即上升至H电平。藉此，晶体管NT103及成为导通状态，因此节点ND103的电位即由H电平下降至L电平。因此，从第1段移位缓存器电路104a1的第2电路部104c1输出L电平的输出信号SR1。通过上述的动作，从各段的移位缓存器电路依序输出时序位移的H电平的输出信号(SR1、SR2、SR3、...)。
岸野正刚着半导体组件的基础Ohmsha公司出版、1985年4月25日、pp、184-187。
发明内容
发明欲解决的问题但是，以第13图所示的现有的移位缓存器电路而言，于第1段移位缓存器电路104a1中，由于输出信号SR1为H电平的期间，晶体管NT102系保持在导通状态，因此会有贯通电流透过电阻R101及晶体管NT102而流动于正侧电位(VDD)与负侧电位(VSS)之间的不良情况。此外，输出信号SR1为L电平的期间，则系由于晶体管NT103保持在导通状态，因此会有贯通电流透过电阻R102及晶体管NT103而流动于正侧电位(VDD)与负侧电位(VSS)之间的不良情况。由此，输出信号不论为H电平时或L电平时，均经常会有贯通电流流动于正侧电位(VDD)与负侧电位(VSS)之间的不良情况。此外，即使在其它段的移位缓存器电路，由于亦具有与第1段移位缓存器电路104a1同样的构成，因此与第1段移位缓存器电路104a1相同，无论输出信号为H电平或L电平时，均经常会有贯通电流流动于正侧电位(VDD)与负侧电位(VSS)之间的不良情况。其结果，在将上述的现有的移位缓存器电路用于用以驱动液晶显示装置或有机EL显示装置的栅极线或漏极线的电路时，会有增加液晶显示装置或有机EL显示装置的消耗电流的问题。
本发明系有鉴于上述的问题而研创者，本发明的第1目的系在提供一种可抑制消耗电流增加的显示装置。
解决问题的方案本发明的第1形态的显示装置系具备有包括第1电路部与第2电路部的移位缓存器电路，其中第1电路部具有连接于第1电位侧，响应时脉信号而导通的第1导电型的第1晶体管；连接于第2电位侧的第1导电型的第2晶体管；以及连接于第1晶体管的栅极与第2电位之间，用以于第2晶体管为导通状态时将第1晶体管设为关断状态的第1导电型的第3晶体管，而第2电路部具有连接于第1电位侧，响应时脉信号而导通的第1导电型的第4晶体管；连接于第2电位侧的第1导电型的第5晶体管；以及连接于第4晶体管的栅极与第2电位之间，用以于第3晶体管为导通状态时成为关断状态，并同时于第5晶体管为导通状态时将第4晶体管设为关断状态的第1导电型的第6晶体管。
此一形态的显示装置系如上所述，通过在第1电路部，当第2晶体管为导通状态时，通过设置用以将第1晶体管设为关断状态的第3晶体管，以抑制连接于第1电位侧的第1晶体管与连接于第2电位侧的第2晶体管同时成为导通状态，因此在第1电路部中，透过第1晶体管与第2晶体管，即可抑制贯通电流流动于第1电位与第2电位之间。此外，当第5晶体管为导通状态时，通过在第2电路部设置用以将第4晶体管设为关断状态的第6晶体管，以抑制连接于第1电位侧的第4晶体管与连接于第2电位侧的第5晶体管同时成为导通状态，因此在第2电路部，透过第4晶体管与第5晶体管，即可抑制贯通电流流动于第1电位与第2电位之间。如此，在第1电路部与第2电路部，由于可抑制贯通电流流动，因此即可抑制消耗电流增加。此外，由于为使第1晶体管及第4晶体管导通而采用时脉信号，而使时脉信号为导通状态的期间限于预定的期间，因此与为了使第1晶体管及第4晶体管导通而采用连续的导通信号的情况相比，供给导通信号的期间较短。由此，在第1电路中，当第3晶体管为导通状态时时脉信号成为导通状态时，透过第3晶体管，即可将贯通电流流动于用以供给时脉信号的时脉信号线与第2电位之间的期间缩短。此外，在第2电路部中，当第6晶体管为导通状态时时脉信号成为导通状态时，透过第6晶体管，即可将贯通电流流动于用以供给时脉信号的时脉信号线与第2电位之间的期间缩短。如此，在第1电路部及第2电路部，由于可缩短贯通电流流动的期间，因此藉此亦可抑制消耗电流增加。此外，通过将第6晶体管构成在第3晶体管为导通状态时关断，由于第3晶体管与第6晶体管不会同时导通，因此贯通电流即不会在第1电路部与第2电路部同时流通。藉此，亦可抑制消耗电流增加。此外，通过将第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管以及第6晶体管形成为第1导电型，与用以形成包括2种导电型的晶体管的移位缓存器电路的情况相比，将可使离子植入制程的次数及离子植入屏蔽的片数减少。藉此，即可简化制程，同时可减低制造成本。
在上述形态的显示装置中，时脉信号最好将输入时脉信号的晶体管设为导通状态的期间，设定成比设为关断状态的期间为短。如以此方式构成，则由于时脉信号为导通状态的期间将更为缩短，因此即可将贯通电流流通于时脉信号线与第2电位之间的期间更为缩短。藉此，可更进一步抑制消耗电流增加。
在上述形态的显示装置中，最好在第1晶体管的栅极与源极之间连接有第1电容，而于第4晶体管的栅极与源极之间则连接有第2电容。如以此方式构成，即可容易随着第1及第4晶体管的源极电位的上升或下降而使第1及第4晶体管的栅极电位上升或下降，俾维持连接第1电容的第1晶体管的栅极与源极间电压及连接第2电容的第4晶体管的栅极与源极间电压。藉此，即可容易地将第1晶体管及第4晶体管分别经常维持在导通状态。其结果，即可将第1电路部及第2电路部的输出电位(第1及第4晶体管的源极电位)上升或下降直到成为第1电位。
在上述形态的显示装置中，最好在第1晶体管的栅极与用以供给时脉信号的时脉信号线之间连接有第1二极管，而在第4晶体管的栅极与用以供给时脉信号的时脉信号线之间则连接有第2二极管。如以此方式构成，可防止电流于时脉信号线与第4晶体管的栅极之间逆流，故可更为确实将第1晶体管的栅极与源极间电压以及第4晶体管的栅极与源极间电压保持在阈值电压以上。藉此，即可更为确实将第1晶体管及第4晶体管保持在导通状态。
此时，第1二极管最好包含连接二极管的第1导电型的第7晶体管，而第2二极管最好包括连接二极管的第1导电型的第8晶体管。如以此方式构成，即使设置二极管，亦可仅以第1导电型的晶体管而形成移位缓存器电路，因此不会增加离子植入制程的次数及离子植入屏蔽的片数。藉此，即可抑制制程复杂化，同时可抑制制造成本增加。
在上述形态的显示装置中，至少第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管及第6晶体管最好为p型的场效型晶体管。如以此方式构成，则p型的场效型晶体管系与n型的场效型晶体管不同，无须作成LDD(Lightly Doped Drain，微掺杂漏极)构造，故可将制程更为简化。如将此优点去除则亦可将p沟道晶体管置换成n沟道晶体管。
在上述形态的显示装置中，于第2电路部的第4晶体管与供给时脉信号的时脉信号线之间，最好连接有高电阻。通过上述的构成使晶体管难以成为导通状态，因此第2电路部的第4晶体管成为导通状态时的响应速度会变慢，同时第4晶体管成为关断状态时的响应速度会变快。藉此，第4晶体管为关断状态时即可延迟从第2电路部所输出的信号，同时第4晶体管为关断状态时即可加速从第2电路部所输出的信号。此时，预定段的位移缓存器电路的第4晶体管成为导通状态，而比预定段前2段的位移缓存器电路的第4晶体管成为关断状态时，则与预定段的位移缓存器电路对应的水平开关的响应速度将变慢，同时与比预定段前2段的位移缓存器电路对应的水平开关的响应速度将变快。藉此，即可抑制预定段的水平开关3从閞断状态成为导通状态的瞬间，与比预定段前2段的水平开关3从导通状态成为关断状态的瞬间重叠的情况。因此，比预定段前2段的水平开关成为关断状态之后，由于可将预定段的水平开关3设为导通状态，因此可抑制在比预定段前2段的水平开关从导通状态成为关断状态的瞬间，预定段的水平开关成为导通状态所导致在影像信号产生噪声的情况，藉此，即可抑制导因于噪声所造成画像的恶化。
在上述形态的显示装置中，移位缓存器电路最好适用于用以驱动漏极线的移位缓存器电路、以及用以驱动栅极线的移位缓存器电路的至少一方。如以此方式构成，则在用以驱动漏极线的移位缓存器电路中，即可容易抑制消耗电流增加，同时在用以驱动栅极线的移位缓存器电路中，即可容易抑制消耗电流增加。此外，如应用在用以驱动漏极线的移位缓存器电路与用以驱动栅极线的移位缓存器电路的两方，则可更进一步抑制消耗电流增加。
第1图系显示本发明的第1实施形态的液晶显示装置的平面图。
第2图系构成第1图所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
第3图系第1图所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。
第4图系构成本发明的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
第5图系第4图所示的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。
第6图系显示本发明的第3实施形态的液晶显示装置的俯视图。
第7图系构成第6图所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
第8图系第6图所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。
第9图系构成本发明的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
第10图系第9图所示的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。
第11图系构成本发明的第5实施形态的有机EL显示装置的俯视图。
第12图系显示本发明的第6实施形态的有机EL显示装置的俯视图。
第13图系具备现有的电阻负载型的反相器电路的移位缓存器电路的电路图。
第14图系第13图所示的现有的移位缓存器电路的时序图。
1、11、21、31显示部2、12、22、32像素2c、12c、23c、22c对向电极2d、12d液晶2e、12e、22e、32e补助电容32a、2a、12a、22a P沟道晶体管3、13、23、33水平开关2b、12b、22b、32b像素电极4、14、24、34 H驱动器4a1、4a2、4a3、5a1、5a2、14a1、14a2、14a3、15a1、15a2、104a1、104a2移位缓存器电路4b1、4b2、4b3、5b11、5b12、5b13、5b21、5b22、5b23、14b1、14b2、14b3、15b11、15b21、15b22、15b23、104b1、104b2第1电路部4c1、4c2、4c3、5c1、5c2、14c1、14c2、14c3、15c1、15c2、104c1、104c2第2电路部5、15、25、35 V驱动器6驱动IC6a信号产生电路6b电源电路22d、32d阳极VDD、HVDD正侧电位VSS、HVSS负侧电位SR1、SR2、SR3、SR4输出信号NT1、NT2…晶体管
PT1、PT2…晶体管D1、D2二极管C1、C2…电容ND1、ND2…节点HCLK1-HCLK2时脉信号Video视频信号ST、VST、HST激活信号R电阻具体实施方式
[发明的实施形态]以下，兹根据图式以说明本发明的实施形态。
(第1实施形态)第1图系显示本发明的第1实施形态的液晶显示装置的俯视图。第2图系构成第1图所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
首先，参照第1图，在第1实施形态中，系于基板50上设有显示部1。另外，第1图的显示部1系显示1像素份的构成。此显示部1系将像素2配置成矩阵状。各个像素2系由p沟道晶体管2a、像素电极2b、与像素电极2b相对向配置并与各像素共通的对向电极2c、挟持在该等像素电极2b与对向电极2c之间的液晶2d、以及补助电容2e所构成。p沟道晶体管2a的栅极系连接于栅极线。此外，p沟道晶体管2a的漏极系连接于漏极线。此外，p沟道晶体管2a的源极系连接有像素电极2b以及补助电容2e。
此外，在基板50上系设有用以驱动(扫描)显示部1的漏极线的水平开关(HSW)3以及H驱动器4，俾沿着显示部1的一边。此外，在基板50上系设有用以驱动(扫描)显示部1的栅极线的V驱动器5，俾沿着显示部1的另一边。另外，在第1图，HSW虽仅记载2个，不过系仅配置对应像素数的数量者，而有关H驱动器4以及V驱动器5虽亦仅记载2个构成该等的移位缓存器，不过系仅配置对应像素数的数量者。此外，在基板50的外部系配置有驱动IC6。此驱动IC6系具备信号产生电路6a以及电源电路6b。从驱动IC6对H驱动器4，供给有视频信号Video、激活信号HST、时脉信号HCLK、正侧电位HVDD以及负侧电位HVSS。此外，从驱动IC6对V驱动器5，供给有激活信号VST、时脉信号VCLK、致能信号ENB、正侧电位VVDD以及负侧电位VVSS。
此外，参照第2图，于H驱动器4的内部系设有多段的移位缓存器电路4a1、4a2以及4a3。另外，在第2图中，为了简化图式，虽仅显示3段的移位缓存器电路4a1、4a2以及4a3，不过实际上系设有对应像素数的段数。此外，第1段移位缓存器电路4a1系由第1电路部4b1以及第2电路部4c1所构成。第1段移位缓存器电路4a1的第1电路部4b1系具备3个p沟道晶体管(p沟道晶体管PT1、p沟道晶体管PT2以及p沟道晶体管PT3)、通过将p沟道晶体管的源极与漏极间予以连接而形成的电容C1、以及通过将p沟道晶体管予以连接二极管而形成的二极管D1。此外，第1段移位缓存器4a1的第2电路部4c1系具备3个p沟道晶体管(p沟道晶体管PT4、p沟道晶体管PT5以及p沟道晶体管PT6)、通过将p沟道晶体管的源极与漏极间予以连接而形成的电容C2、由连接二极管的p沟道晶体管所构成的二极管D2、以及高电阻R1。
另外，p沟道晶体管PT1、p沟道晶体管PT2、p沟道晶体管PT3、p沟道晶体管PT4、p沟道晶体管PT5以及p沟道晶体管PT6系分别为本发明中的第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管以及第6晶体管的一例。此外，二极管D1及二极管D2系分别为本发明中的第1二极管以及第2二极管的一例。此外，电容C1及电容C2系分别为本发明中的第1电容及第2电容的一例。此外，高电阻R1系本发明中的高电阻的一例。
在此，在第1实施形态中，设置于第1电路部4b1及第2电路部4c1的p沟道晶体管PT1至PT6、构成电容C1及C2的p沟道晶体管以及构成二极管D1及D2的p沟道晶体管，均系为由p型的MOS晶体管(场效型晶体管)所构成的TFT(薄膜晶体管)所构成。以下，在第1实施形态中，p沟道晶体管PT1至PT6系称为晶体管PT1至PT6。
此外，在第1电路部4b1中，晶体管PT1的漏极系连接于负侧电位(HVSS)。另外，此负侧电位(HVSS)系本发明中的第1电位的一例。此负侧电位(HVSS)系从驱动IC6(参照第1图)供给。此外，晶体管PT1的栅极系连接于时脉信号线HCLK1。晶体管PT2的源极系连接于正侧电位(HVDD)。另外，此正侧电位系本发明中的第2电位的一例。此正侧电位(HVDD)系从驱动IC6(参照第1图)供给。此外，晶体管PT2的栅极系供给有激活信号HST。
在此，于第1实施形态中，系于连接有晶体管PT1的栅极的节点ND1与正侧电位(HVDD)之间，连接有晶体管PT3，其系用以在晶体管PT2为导通状态时将晶体管PT1设为关断状态。藉此，即可抑制晶体管PT2与晶体管PT1同时成为导通状态。此外，晶体管PT3的栅极系供给有激活信号HST。
此外，在第1实施形态中，系于晶体管PT1的栅极与源极之间连接有电容C1。此外，在连接有晶体管PT1的栅极的节点ND1与时脉信号线HCLK之间连接有二极管D1。通过此二极管D1，即可抑制时脉信号的H电平的脉冲电压从时脉信号线HCLK1逆流向电容C1。
此外，在第2电路部4c1中，晶体管PT4的漏极系连接于负侧电位(HVSS)。晶体管PT4的源极系与晶体管PT5的漏极连接。此外，晶体管PT4的栅极系连接于时脉信号线HCLK1。晶体管PT5的源极系连接于正侧电位(HVDD)。此外，晶体管PT5的栅极系连接于第1电路部4b1的节点ND2。
在此，在第1实施形态中，系在连接有晶体管PT4的栅极的节点ND3与正侧电位(HVDD)之间，连接有晶体管PT6，难用以在晶体管PT5为导通状态时将晶体管PT4设为关断状态。藉此，即可抑制晶体管PT5与晶体管PT4同时成为导通状态。此外，晶体管PT6的栅极系连接于第1电路部4b1的节点ND2。
此外，在第1实施形态中，系于晶体管PT4的栅极与源极之间连接有电容C2。此外，系在连接有晶体管PT4的栅极的节点ND3与时脉信号线HCLK1之间连接有二极管D2。通过此二极管D2，即可抑制时脉信号的H电平的脉冲电压从时脉信号线HCLK1逆流向电容C2。
此外，在第1实施形态中，系于连接有晶体管PT4的栅极的节点ND3与时脉信号线HCLK1之间连接有具有约100kΩ电阻值的高电阻R1。藉此，由于晶体管PT4难以成为导通状态，因此晶体管PT4成为导状态时的响应速度即变慢，同时晶体管PT4成为閞断时的响应速度即变快。因此，晶体管PT4为导通状态时即可使第2电路部4c1所输出的信号延迟，同时晶体管PT4为关断状态时即可使第2电路部4c1所输出的信号加速。
此外，从晶体管PT4的源极与晶体管PT5的漏极之间所设的节点ND4(输出节点)，输出第1段移位缓存器电路4a1的输出信号SR1。此输出信号SR1系供给至水平开关3。水平开关3系如第2图所示，具备多个晶体管PT20、PT21以及PT22。晶体管PT20、PT21、以及PT22的栅极系分别连接于第1段至第3段的移位缓存器电路4a1至4a3的输出SR1、SR2以及SR3。此外，晶体管PT20至PT22的漏极系分别连接于各段的漏极线。此外，晶体管PT20、PT21以及PT22的源极系连接于1条视频信号线Video。此外，在第1段移位缓存器电路4a1的节点ND4(输出节点)系连接有第2段移位缓存器电路4a2的第1电路部4b2。
第2段移位缓存器电路4a2系由第1电路部4b2及第2电路部4c2所构成。此第2段移位缓存器电路4a2的第1电路部4b2以及第2电路部4c2系分别与上述第1段移位缓存器电路4a1的第1电路部4b1以及第2电路部4c1的构成相同。此外，从第2段移位缓存器电路4a2的输出节点，系输出输出信号SR2。此外，在第2段移位缓存器电路4a2的输出节点系连接有水平开关3的晶体管PT21的栅极。在此晶体管PT21的源极则连接有视频信号线Video。在晶体管PT21的漏极系连接有漏极线。此外，在第2段移位缓存器电路4a2的输出节点，系连接有第3段的移位缓存器电路4a3的第1电路部4b3。
第3段的移位缓存器电路4a3系由第1电路部4b3及第2电路部4c3所构成。此第3段的移位缓存器电路4a3的第1电路部4b3以及第2电路部4c3系分别与上述第1段移位缓存器电路4a1的第1电路部4b1以及第2电路部4c1的构成相同。此外，从第3段的移位缓存器电路4a3的输出节点，系输出输出信号SR3。此外，在第3段的移位缓存器电路4a3的输出节点系连接有水平开关3的晶体管PT22的栅极。在此晶体管PT22的源极则连接有视频信号线Video。在晶体管PT22的漏极系连接有漏极线。此外，在第3段的移位缓存器电路4a3的输出节点，系连接有第4段的移位缓存器电路(未图标)的第1电路部。
第4段以后的移位缓存器电路系与上述第1段至第3段的移位缓存器电路4a1至4a3的构成相同。另外，在上述第2段移位缓存器电路4a2系连接有时脉信号线HCLK2。此外，在上述第3段的移位缓存器电路4a3系与第1段移位缓存器电路4a1相同，连接有时脉信号线HCLK1。如此，在多段的移位缓存器电路中，系交替连接有时脉信号线HCLK1与时脉信号线HCLK2。此外，后段的移位缓存器电路的第1电路部系与前段的移位缓存器电路的输出节点相连接。
第3图系第1图所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。另外，在第3图中，SR1、SR2、SR3及SR4系分别显示来自第1段、第2段、第3段及第4段的移位缓存器电路的输出信号。其次，兹参照第2及第3图，以说明依据第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的动作。
首先，将H电平的激活信号HST输入至第1段移位缓存器电路4a1的第1电路部4b1作为初期状态。藉此，晶体管PT2及PT3即成为关断状态，同时由于晶体管PT1成为导通状态，因此节点ND2的电位即成为L电平。因此，晶体管PT5以及PT6即成为导通状态。由于晶体管PT6成为导通状态，节点ND3的电位成为H电平，因此晶体管PT4即成为关断状态。如此，晶体管PT5即成为导通状态，同时晶体管PT4即成为关断状态，因此节点ND4的电位即成为H电平。由此，在初期状态下，即从第1段移位缓存器电路4a1输出H电平的输出信号SR1。
在此状态下，输出L电平的激活信号HST时，晶体管PT2以及晶体管PT3即成为导通状态。由此，节点ND1以及节点ND2的电位均成为H电平，因此晶体管PT1保持在关断状态。然后，由于节点ND2的电位成为H电平，第2电路部4c1的晶体管PT5以及晶体管PT6即成为关断状态。此时，节点ND3的电位系在H电平的状态下保持，因此晶体管PT4仍保持閞断状态。因此，节点ND4的电位仍保持H电平。由此，即从第1段移位缓存器电路4a1输出H电平的输出信号SR1。
其次，透过二极管D1，输入L电平的时脉信号HCLK1。此时，由于晶体管PT3系导通状态，因此节点ND1的电位保持于H电平。由此，晶体管PT1即保持于关断状态。另外，在时脉信号HCLK1为L电平的期间中，贯通电流透过二极管D1以及晶体管PT3而流动于时脉信号线HCLK1与正侧电位(HVDD)之间。
此际，在第1实施形态中，时脉信号HCLK1系将L电平的期间设定成比H电平的期间短。具体而言，时脉信号为L电平的期间，系设定负荷比为约1/30(L电平的期间约80nsec至约160nsec)。由此，贯通电流流动于时脉信号线HCLK1与正侧电位(HVDD)之间的期间，系限于时脉信号为L电平的约80nsec至约160nsec的较短的期间。
另一方面，对于第2电路部4c1亦透过高电阻R1及二极管D2而输出L电平的时脉信号HCLK1。此际，由于晶体管PT6为导通状态，因此节点ND3的电位成为L电平，而晶体管PT4即成为导通状态。
此时，在第1实施形态中，由于高电阻R1，晶体管PT4难以成为导通状态，因此晶体管PT4成为导通状态时的响应速度会变慢。
此时，由于晶体管PT5系为关断状态，因此透过导通状态的晶体管PT4，节点ND4的电位即降低至负侧电位(HVSS)。此时，节点ND3系随着节点ND4的电位的下降而降低电位，俾通过电容C2而维持晶体管PT4的栅极与源极间电压。此外，晶体管PT6系为关断状态，同时二极管D2不会有来自时脉信号线HCLK1的H电平的信号逆流至节点ND3的情形，因此电容C2的保持电压(晶体管PT4的栅极与源极间电压)即被维持。由此，节点ND4的电位降低时，由于晶体管PT4经常维持于导通状态，因此输出电位的节点ND4的电位即降低至HVSS。其结果，即从第2电路部4c1输出L电平的输出信号SR1。
其次，输入至第1电路部4b1的激活信号hst成为H电平时，晶体管PT2及晶体管PT3即成为关断状态。此时，节点ND1及节点ND2系在保持于H电平的状态下成为浮动状态。因此，不致对其他部分造成影响，故从第2电路部4c1维持L电平的输出信号SR1。
其次，再度从时脉信号线HCLK1透过第1电路部4b1的二极管D2输入L电平的时脉信号。藉此，晶体管PT1即成为导通状态。藉此，节点ND2的电位即降低至负侧电位(HVSS)侧。此时，节点ND1系随着节点ND2的电位的下降而降低电位，俾通过电容C1而维持晶体管PT1的栅极与源极间电压。此外，晶体管PT3系为关断状态，同时二极管D1不会有来自时脉信号线HCLK1的H电平的信号逆流至节点ND1的情形，因此电容C1的保持电压(晶体管PT1的栅极与源极间电压)即被维持。由此，节点ND2的电位降低时，由于晶体管PT1经常维持于导通状态，因此节点ND2的电位即降低到HVSS而成为L电平。因此，第2电路部4c1的晶体管PT5及晶体管PT6即成为关断状态。
在此，在第1实施形态中，系通过晶体管PT6，而晶体管PT6为导通状态时，晶体管PT4设为关断状态，因此抑制晶体管PT5与晶体管PT4同时成为导通状态。藉此，即抑制贯通电路透过晶体管PT4以及晶体管PT5而流动于正侧电位(HVDD)与负侧电位(HVSS)之间。
然后，由于晶体管PT5成为导通状态，同时晶体管PT4成为关断状态，节点ND4的电位即从HVSS上升到正侧电位(HVDD)而成为H电平。因此，即从第2电路部4c1输出H电平的输出信号SR1。
如上所述，以第1实施形态的移位缓存器电路4a1而言，当第1电路部4b1输入有L电平的激活信号HST时，如输入L电平的时脉信号HCLK1时，即从第2电路部4c1输出L电平的输出信号SR1。然后，在从第2电路部4c1输出L电平的输出信号SR1的状态下，如再度输入L电平的时脉信号HCLK1时，来自第2电路部4c1的输出信号即成为H电平。
另外，来自第1段移位缓存器电路4a1的第2电路部4c1的输出信号，系输入至第2段移位缓存器电路4a2的第1电路部4b2。在第2段移位缓存器电路4a2中，在第1个的第1电路部4b2输入有第1段移位缓存器电路4a1的L电平的输出信号SR1时，如输入H电平的时脉信号HCLK1以及L电平的时脉信号HCLK2时，即从第2个的第1电路部4c2输出L电平的输出信号SR2。再者，在第3段的移位缓存器电路4a3中，在第1个的第1电路部4b3输入有第2段移位缓存器电路4a2的L电平的输出信号SR2时，如输入L电平的时脉信号HCLK1以及H电平的时脉信号HCLK2时，即从第2个的第1电路部4c3输出L电平的输出信号SR3。如此，来自前段的移位缓存器电路的输出信号即输入至下一段的移位缓存器电路，同时成为L电平的时序有相互偏移的时脉信号HCLK1以及HCLK2即交替输入至各段的移位缓存器电路。由此，从各段的移位缓存器电路输出L电平的输出信号的时序即位移。
时序位移的L电平的信号由于输入至水平开关3的晶体管PT20、PT21以及PT22的栅极，晶体管PT20、PT21以及PT22即依序成为导通状态。藉此，即从视频信号线Video供给视频信号至各段的漏极线，因此各段的漏极线即依序被驱动(扫描)。然后，当连结至1条栅极限的所有段的漏极线的扫描结束时，即选择下一条栅极线。然后，各段的漏极线再度依序被扫描之后，即选择下一个栅极线。直到连结至最后的栅极线的各段的漏极线的扫描结束之前，通过反复进行此动作，一画面的扫描即结束。
在第1实施形态中，如上所述，通过在第1电路部4b1，当晶体管PT2为导通状态时，设置用以将晶体管PT1设为关断状态的晶体管PT3，以抑制连接于负侧电位(HVSS)侧的晶体管PT1与连接于正侧电位(HVDD)侧的晶体管PT2同时成为导通状态，因此在第1电路部4b1，透过晶体管PT1与晶体管PT2，即可抑制贯通电流流动于负侧电位(HVSS)与正侧电位(HVDD)之间。此外，当晶体管PT5为导通状态时，通过在第2电路部4c1设置用以将晶体管PT4设为关断状态的PT6晶体管，以抑制连接于负侧电位(HVSS)的晶体管PT4与连接于正侧电位(HVDD)的晶体管PT5同时成为导通状态，因此在第2电路部4c1，透过PT4晶体管与PT5晶体管，即可抑制贯通电流流动于负侧电位(HVSS)与正侧电位(HVDD)之间。如此，在第1电路部4b1与第2电路部4c1，由于可抑制贯通电流流动，因此即可抑制液晶显示装置的消耗电流增加。
此外，在第1实施形态中，由于为使晶体管PT1及晶体管PT4导通而采用时脉信号，同时由于将时脉信号的工作比(duty ratio)设定成较短约为1/30，供给L电平的信号的期间即变得较短。由此，在第1电路4b1中，当晶体管PT3为导通状态时时脉信号成为L电平时，透过晶体管PT3，即可将贯通电流流动于用以供给时脉信号的时脉信号线HCLK1与正侧电位(HVDD)之间的期间缩短。此外，在第2电路部4c1中，当晶体管PT6为导通状态时且时脉信号成为L电平时，透过PT6晶体管，即可将贯通电流流动于用以供给时脉信号的时脉信号线HCLK1与正侧电位(HVDD)之间的期间缩短。如此，在第1电路部4b1及第2电路部4c1，由于可缩短贯通电流流动的期间，因此藉此亦可抑制液晶显示装置的消耗电流增加。
此外，在第1实施形态中，通过将晶体管PT6构成为在晶体管PT3为导通状态时关断，由于晶体管PT3与晶体管PT6不会同时导通，因此贯通电流即不会在第1电路部4b1与第2电路部4c1同时流通。藉此，亦可抑制液晶显示装置的消耗电流增加。
此外，在第1实施形态中，设置于第1电路部4b1以及第2电路部4c1的晶体管PT1至PT6、构成电容C1以及C2的晶体管以及构成二极管D1及D2的晶体管，如通过p型的MOS晶体管(场效型晶体管)所构成的TFT(薄膜晶体管)来予以构成时，与形成包括2种导电型的晶体管的移位缓存器电路的情况相比，可使离子植入制程的次数以及离子植入屏蔽的片数减少。藉此，即可简化制程，同时亦可减低制造成本。此外，p型的场效型晶体管系与n型的场效型晶体管不同，无须作成LDD(Lightly Doped Drain)构造，故可将制程更为简化。
此外，在第1实施形态中，于第2电路部4c1的晶体管PT4与供给时脉信号的时脉信号线HCLK1之间，通过连接具有约100kΩ电阻值的高电阻R1，使晶体管PT4难以成为导通状态，因此第2电路部4c1的晶体管PT4成为导通状态时的响应速度会变慢，同时晶体管PT4成为关断状态时的响应速度会变快。藉此，晶体管PT4为关断状态时即可延迟从第2电路部4c1所输出的信号，同时晶体管PT4为关断状态时即可加速从第2电路部4c1所输出的信号。此时，例如第3段的移位缓存器电路4a3的晶体管PT4成为导通状态，而第1段的位移缓存器电路4a1的晶体管PT4成为关断状态时，则与第3段的移位缓存器电路4a3对应的水平开关3的响应速度将变慢，同时与第1段移位缓存器电路4a1对应的水平开关3的响应速度将变快。藉此，即可抑制第3段的水平开关3从关断状态成为导通状态的瞬间，与第1段水平开关3从导通状态成为关断状态的瞬间重叠的情况。因此，第1段水平开关3成为关断状态之后，由于可将第3段的水平开关3设为导通状态，因此可抑制在第1段水平开关3从导通状态成为关断状态的瞬间，第3段的水平开关3成为导通状态所导致在影像信号产生噪声的情况，藉此，即可抑制导因于噪声所造成画像的恶化。
(第2实施形态)第4图系构成本发明的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。参照第4图，在此第2实施形态中，系有别于上述第1实施形态，而就应用本发明在用以驱动(扫描)栅极线的V驱动器的情况作说明。
换言的，在依据此第2实施形态的液晶显示装置的V驱动器5中，如第4图所示，设有多段的移位缓存器电路5a1以及5a2。在第4图系为使图式简化，仅显示2段的移位缓存器电路5a1以及5a2。此外，第1段移位缓存器电路5a1系由第1电路部5b11、5b12以及5b13、以及第2电路部5c1所构成。第1段移位缓存器电路5a1的第1电路部5b11系具备3个p沟道晶体管(p沟道晶体管PT1、PT2以及PT3)；通过将p沟道晶体管的源极与漏极间予以连接而形成的电容C1；以及通过将p沟道晶体管予以二极管连接而形成的二极管D1。此外，第1段移位缓存器5a1的第2电路部5c1系具备4个p沟道晶体管(p沟道晶体管PT11、PT12、PT13、PT14、PT15以及PT16)；通过将p沟道晶体管的源极与漏极间予以连接而形成的电容C10以及电容C11；由二极管连接的p沟道晶体管所构成的二极管D10以及D11。另外，p沟道晶体管PT15及PT16的各个漏极与源极系相互连接。
在此，在第2实施形态中，设置于第1电路部5b1及第2电路部5c1的p沟道晶体管PT1至PT3以及PT11至PT16、构成电容C1、C10及C11的p沟道晶体管、构成二极管D1、D10及D11的p沟道晶体管以及构成转换栅极(transfer gate)TG1的p沟道晶体管，均系为由p型的MOS晶体管(场效型晶体管)所构成的TFT(薄膜晶体管)所构成。以下，在第2实施形态中，p沟道晶体管PT1至PT3以及PT11至PT16系称为晶体管PT1至PT3以及PT11至PT16。
此外，在第1电路部5b11中，晶体管PT1的漏极系连接于负侧电位(HVSS)。晶体管PT1的源极系与晶体管PT2的漏极相连接。此外，晶体管PT1的栅极系连接于时脉信号线HCLK1。晶体管PT2的源极系连接于正侧电位(VVDD)。此外，晶体管PT2的栅极系供给有激活信号VST。
在此，于第2实施形态中，系于连接有晶体管PT1的栅极的节点ND1与正侧电位(VVDD)之间，设有晶体管PT3，其系用以在晶体管PT2为导通状态时将晶体管PT1设为关断状态。藉此，即可抑制晶体管PT2与晶体管PT1同时成为导通状态。此外，晶体管PT3的栅极系供给有激活信号VST。
此外，在第2实施形态中，系于晶体管PT1的栅极与源极之间连接有电容C1。此外，在连接有晶体管PT1的栅极的节点ND1与时脉信号线VCLK之间连接有二极管D1。通过此二极管D1，即可抑制时脉信号的H电平的脉冲电压从时脉信号线VCLK1逆流向电容C1。
此外，具有与上述第1电路部5b11同样构成的第1电路部5b12以及5b13系串联连接。然后，第3个第1电路部5b13的节点ND2系连接有第2电路部5c1。
在第2电路部5c1中，晶体管PT11的漏极系连接于晶体管PT12的源极。晶体管PT12的漏极系连接于负侧电位(VVSS)。此外，晶体管PT12的栅极系透过二极管D10而连接于XENB信号线(反转致能信号线)。此外，在晶体管PT12的栅极与二极管D10之间所设的节点ND13，系连接有晶体管PT13的漏极。晶体管PT13的源极系连接于正侧电位(VVDD)。此外，晶体管PT13的栅极系连接于ENB(致能信号线)。此外，晶体管PT12的栅极与源极间系连接有电容C10。
此外，晶体管PT11的源极系与晶体管PT15及PT16的漏极连接。晶体管PT15及PT16的源极系连接于正侧电位(VVDD)。晶体管PT15的栅极系连接于第3个第1电路部5b13的节点ND2。晶体管PT16的栅极系连接于ENB信号线。
此外，在连接有晶体管PT11的栅极的节点ND11与正侧电位(VVDD)之间系连接有晶体管PT14。此晶体管PT14的栅极系连接于第3个第1电路部5b13的节点ND2。此外，在晶体管PT11的栅极与源极之间系连接有电容C11。此外，在连接有晶体管PT11的栅极的节点ND11与时脉信号线VCLK2之间系连接有二极管D11。
此外，从晶体管PT11的源极与晶体管PT15以及PT16的漏极之间所设的节点ND12(输出节点)输出有第1段移位缓存器电路5a1的输出信号gate1。此节点ND12系连接有栅极线。此外，节点ND12系连接有第2段移位缓存器电路5a2的第1电路部5b21。第2段移位缓存器电路5a2系由第1电路部5b21、5b22以及5b23与第2电路部5c2所构成。此第2段移位缓存器电路5a2的第1电路部5b21、5b22以及5b23、以及第2电路部5c2系分别与上述第1段移位缓存器电路5a1的第1电路部5b11、5b12以及5b13、以及第2电路部5c1的构成相同。
此外，从第2段移位缓存器电路5a2的输出节点系输出有输出信号gate2。在此第2段移位缓存器电路5a2的输出节点系连接有栅极线。此外，第2段移位缓存器电路5a2的输出节点，系连接有第3段的移位缓存器电路(未图标)的第1电路部。另外，第3段以后的移位缓存器电路，系与上述第1段移位缓存器电路5a1的构成相同。
第5图系第4图所示的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。另外，在第5图中，gate1、gate2、gate3以及gate4系显示分别从第1段、第2段、第3段以及第4段的移位缓存器电路输出至栅极线的输出信号。其次，参照第4图以及第5图，说明第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的动作。
第4图所示的第2实施形态的V驱动器5的第1段移位缓存器电路5a1的第1电路部5b11以及第1电路部5b12的构成，系相当于从第2图所示的第1实施形态的移位缓存器电路4a1的第1电路部4b1以及第2电路部4c1中扣除高电阻R1的构成。因此，响应于第2实施形态的移位缓存器电路5b1的第1电路部5b11以及第1电路部5b12的激活信号VST以及时脉信号VCLK1而进行的动作，系相当于响应于第2图所示的第1实施形态的移位缓存器电路4a1的第1电路部4b1以及第2电路部4c1的激活信号HST以及时脉信号HCLK1而进行的动作。
亦即，首先，将H电平的激活信号VST输入至第1段移位缓存器电路5a1的第1电路部5b11以作为初期状态。由此，通过与上述第1实施形态的H驱动器同样的动作，即从第2个第1电路部5b12输出H电平的信号。此H电平的信号系输入至第3个第1电路部5b13的晶体管PT2以及晶体管PT3的栅极。藉此，晶体管PT2以及PT3即成为关断状态，因此即从第3个第1电路部5b13输出L电平的信号。
来自此第3个第1电路部5b13的L电平的输出信号，系输入至第2电路部5C1的晶体管PT14的栅极以及晶体管PT15的栅极。藉此，晶体管PT14以及晶体管PT15即成为导通状态。藉此，节点ND12的电位即成为H电平，因此在初期状态下即从第1段移位缓存器电路5a1向栅极线输出H电平的输出信号gate1。
如在此状态下输入L电平的激活信号VST时，通过与上述第1实施形态的H电平相同的动作，从第2个第1电路部5b12输出H电平的信号，因此与初期状态相同，即从第1段移位缓存器电路5a1向栅极线持续输出H电平的输出信号gate1。
其次，如从时脉信号线VCLK1输入L电平的时脉信号时，通过与上述第1实施形态的H驱动器相同的动作，从第2个第1电路部5b12输出L电平的信号。由于此L电平的输出信号系输入至第3个第1电路部5b13的晶体管PT2以及PT3的栅极，因此第3个第1电路部5b13的晶体管PT2以及PT3即成为导通状态。此时，第3个第1电路部5b13的晶体管PT1为关断状态，因此即从第3个第1电路部5b13输出H电平的信号。此H电平的信号系输入至第2电路部5c1的晶体管PT14的栅极以及晶体管PT15的栅极。藉此，晶体管PT15即成为关断状态。此时，ENB信号由于保持于H电平，因此晶体管PT16即成为关断状态。此外，节点ND11系在保持于H电平的状态下成为浮动状态，因此晶体管PT11亦仍维持关断状态。藉此，即从第1段移位缓存器电路5a1向栅极线持续输出H电平的输出信号gate1。
其次，激活信号VST成为H电平时，亦通过与上述第1实施形态的H驱动器相同的动作，从第2个第1电路部5b12持续输出L电平的信号。藉此，即从第1段移位缓存器电路5a1向栅极线持续输出H电平的输出信号gate1。
其次，ENB信号成为L电平，同时XENB亦成为H电平。藉此，输入L电平的ENB信号的晶体管PT16即成为导通状态。此外，L电平的ENB信号亦输入至晶体管PT13的栅极，因此晶体管PT13即成为导通状态。藉此，由于节点ND13的电位成为H电平，因此连接栅极于节点ND13的晶体管PT12即成为关断状态。藉此，由于节点ND12的电位即成为H电平，因此即从第1段移位缓存器电路5a1向栅极线持续输出H电平的输出信号gate1。
其次，ENB信号为L电平的状态下，即从时脉信号线VCLK2透过第3个第1电路部5b13的二极管D1而输入L电平的时脉信号。此时，由于第3个第1电路部5b13的晶体管PT2以及PT3系为导通状态，因此第3个第1电路部5b13的节点ND1的电位即保持于H电平。藉此，由于第3个第1电路部5b13的晶体管PT1成为关断状态，因此即从第3个第1电路部5b13输出H电平的信号。此H电平的输出信号系输入至第2电路部5c1的晶体管PT14的栅极以及晶体管PT15的栅极。藉此，晶体管PT14以及PT15即保持于关断状态。相对于此，由于晶体管PT16的栅极系输入有L电平的ENB信号，因此晶体管PT16即保持于导通状态。
另一方面，对于第2电路部5c1亦透过二极管D11而从时脉信号线VCLK2输入L电平的时脉信号。藉此，由于节点ND11的电位成为L电平，因此晶体管PT11即成为导通状态。但是，此时，由于ENB信号为L电平，因此晶体管PT13即保持于导通状态。因此，由于晶体管PT12保持于关断状态，其结果，节点ND12即保持于H电平。藉此，在此状态下，即从第1段移位缓存器电路5a1向栅极线输出H电平的输出信号gate1。
之后，由于ENB信号即成为H电平，同时XENB即成为L电平，而晶体管PT16及晶体管PT13即成为关断状态。此外，透过二极管D10而输入L电平的XENB信号至栅极的晶体管PT12即成为导通状态。藉此，晶体管PT11以及PT12即成为导通状态，同时晶体管PT15及PT16即成为关断状态，因此节点ND12的电位即由于电容C11的功能而降低到VVSS，成为L电平。因此，即从第1段移位缓存器电路5a1向栅极线输出L电平的输出信号gate1。在此状态下，VCLK1成为L电平时，从第1段移位缓存器电路5a1向栅极线的输出信号gate1亦保持于L电平。
其次，由于ENB信号成为L电平，同时XENB信号成为H电平，转换栅极TG1以及晶体管PT13即成为导通状态。由于晶体管PT14成为导通状态，节点ND13的电位即成为H电平。藉此，栅极连接于节点ND13的晶体管PT12即成为关断状态。因此，由于转换栅极TG1成为导通状态，同时晶体管PT12成为关断状态，节点ND12的电位即成为H电平。藉此，从第1段移位缓存器电路5a1即向栅极线输出H电平的输出信号gate1。
此外，来自第1段的移位缓存器电路5a1的H电平的输出信号gate1，亦输入至第2段移位缓存器电路5a2的第1电路部5b21。第2段以后的移位缓存器电路系通过来自前段的移位缓存器电路的输出信号、时脉信号VCLK1以及VCLK2、ENB信号以及XENB信号，而进行与上述第1段移位缓存器电路5a1相同的动作。藉此，各段的栅极线即依序被驱动(扫描)。此时，由于ENB信号为L电平之间，移位缓存器电路的输出被强制保持于H电平，因此通过在第5图所示的时序将ENB信号设为L电平，即可防止前段移位缓存器电路与后段移位缓存器电路的L电平的输出信号重叠的情况。
在第2实施形态中，如上所述，通过在第1电路部5b11、5b12以及5b13设置用以将晶体管PT1在晶体管PT2为导通状态时设为关断状态的晶体管PT3，而抑制连接于负侧电位(VVSS)侧的晶体管PT1与连接于正侧电位(VVDD)侧的晶体管PT2同时成为导通，故可抑制贯通电流在第1电路部5b11、5b12以及5b13中透过晶体管PT1与晶体管PT2而流动于负侧电位(VVSS)与正侧电位(VVDD)之间。此外，通过在第2电路部5c1设置用以将晶体管PT11在晶体管PT15为导通状态时设为关断状态的晶体管PT14，而抑制连接于负侧电位(VVSS)的晶体管PT11与连接于正侧电位(VVDD)的晶体管PT15同时成为导通，故可抑制贯通电流在第2电路部5c1中透过晶体管PT11与晶体管PT15而流动于负侧电位(VVSS)与正侧电位(VVDD)之间。如此，即可抑制贯通电流流动于第1电路部5b11、5b12以及5b13与第2电路部5c1，故可抑制液晶显示装置的消耗电流增加。
另外，第2实施形态的其它效果系与第1实施形态相同。
(第3实施形态)第6图系显示依据本发明的第3实施形态的液晶显示装置的俯视图。第7图系构成第6图所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。在此第3实施形态中，系就通过n沟道晶体管构成用以驱动(扫描)漏极线的H驱动器为例进行说明。
首先，参照第6图，在第3实施形态的液晶显示装置中，系于基板60上设有显示部11。另外，第6图的显示部11系显示1像素份的构成。此外，在显示部11配置成矩阵状的各像素12，系由n沟道晶体管12a、像素电极12b、与该等相对向配置并与各像素12共通的对向电极12c、挟持在该等像素电极12b与对向电极12c之间的液晶12d、以及补助电容12e所构成。n沟道晶体管12a的栅极系连接于栅极线。此外，n沟道晶体管12a的漏极系连接于漏极线。此外，n沟道晶体管12a的源极系连接有像素电极12b以及补助电容12e。此外，在基板60上系以沿着显示部11的一边的方式设有用以驱动(扫描)显示部11的漏极线的水平开关(HSW)13以及H驱动器14。此外，在基板60上系以沿着显示部11的另一边的方式设有用以驱动(扫描)显示部11的栅极线的V驱动器15。另外，在第6图中，HSW虽仅记载2个，不过系仅配置对应像素数的数量者，而有关H驱动器14以及V驱动器15虽亦仅记载2个构成该等的移位缓存器，不过系仅配置对应像素数的数量者。
此外，参照第7图，于H驱动器14的内部系设有多段的移位缓存器电路14a1、14a2以及14a3。另外，在第7图中，为了简化图式，虽仅显示3段的移位缓存器电路14a1、14a2以及14a3，不过实际上系设有对应像素数的段数。此外，第1段移位缓存器电路14a1系由第1电路部14b1以及第2电路部14c1所构成。此外，移位缓存器电路14a1的第1电路部14b1系具备3个n沟道晶体管(n沟道晶体管NT1、NT2以及NT3)；通过将n沟道晶体管的源极与漏极间予以连接而形成的电容C1；以及通过将n沟道晶体管予以二极管连接而形成的二极管D1。此外，第1段移位缓存器14a1的第2电路部14c1系具备3个n沟道晶体管(n沟道晶体管NT4、NT5以及NT6)；通过将n沟道晶体管的源极与漏极间予以连接而形成的电容C2；由二极管连接的n沟道晶体管所构成的二极管D2。但是，在第7图中，并未图标第1电路部14b1的电容C1与第2电路部14c1的电容C2通过n沟道晶体管所形成的点。
在此，在第3实施形态中，设置于第1电路部14b1及第2电路部14c1的n沟道晶体管NT1至NT6、构成电容C1及C2的n沟道晶体管以及构成二极管D1及D2的n沟道晶体管，均系为由n型的MOS晶体管(场效型晶体管)所构成的TFT(薄膜晶体管)所构成。以下，在第3实施形态中，n沟道晶体管NT1至NT6系称为晶体管NT1至NT6。
另外，在第3实施形态的移位缓存器电路14a1的第2电路部14c1中，系有别于上述第1实施形态的移位缓存器电路，于晶体管NT4的栅极与时脉信号线HCLK1之间连接有高电阻。再者，晶体管NT2、NT3、NT5以及NT6的源极系分别连接于负侧电位(HVSS)，同时晶体管NT1以及NT4的漏极系分别连接于正侧电位(HVDD)。此第3实施形态的移位缓存器电路14a1的该等以外部分的构成，系与上述第1实施形态的移位缓存器电路4a1(参照第2图)相同。
此外，水平开关13系如第7图所示，具备多个晶体管NT30、NT31以及NT32。晶体管NT30、NT31以及NT32的栅极系分别连接于第1段至第3段的移位缓存器电路14a1至14a3的输出SR1、SR2以及SR3。此外，晶体管NT30至NT32的源极系分别连接于各段的漏极线。此外，晶体管NT30至NT32的漏极系连接于1条视频信号线Video。
第8图系为第6图所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。参照第8图，在第3实施形态的移位缓存器电路中，系将第3图所示的第1实施形态的移位缓存器电路的时序图的时脉信号HCLK1以及HCLK2、以及使激活信号HST的H电平与L电平反转的波形的信号，分别输入作为时脉信号HCLK1以及HCLK2、以及激活信号HST。藉此，即从第3实施形态的液晶显示装置的移位缓存器电路输出具有使输出信号SR1至SR4的H电平与L电平反转的波形的信号，该输出信号SR1至SR4系来自第3图所示的第1实施形态的移位缓存器电路。此第3实施形态的移位缓存器电路的其它以外的动作，系与上述第1实施形态的移位缓存器电路4a1相同。
在第3实施形态中，通过上述方式构成，即可获得与可抑制H驱动器的消耗电力的增加等的第1实施形态相同的效果。
(第4实施形态)第9图系构成本发明的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。在此第4实施形态中，系就通过n沟道晶体管构成用以驱动(扫描)栅极线的V驱动器为例进行说明。
参照第9图，于V驱动器15的内部系设有多段的移位缓存器电路15a1以及15a2。另外，在第9图中，为了简化图式，虽仅显示2段的移位缓存器电路15a1以及15a2，不过实际上系设有对应像素数的段数。此外，第1段移位缓存器电路15a1系由第1电路部15b1以及第2电路部15c1所构成。此外，第2段移位缓存器电路15a2系由3个第1电路部15b21、15b22以及15b23与第2电路部15c2所构成。另外，第1电路部15b11、15b21、15b22以及15b23系均具有同样的电路构成。此外，第2电路部15c1与第2电路部15c2系具有同样的电路构成。
此外，第1段移位缓存器15a1的第1电路部15b11系具备3个n沟道晶体管(n沟道晶体管NT1、NT2以及NT3)；通过将n沟道晶体管的源极与漏极间予以连接而形成的电容C1；通过二极管连接n沟道晶体管而形成的二极管D1。此外，第1段移位缓存器电路15a1的第2电路部15c1，系具备4个n沟道晶体管(n沟道晶体管NT11、NT12、NT13、NT14、NT15以及NT16)；通过连接n沟道晶体管的源极与漏极间而形成的电容C10以及C11；以及通过二极管连接n沟道晶体管而形成的二极管D10以及D11。但是，在第9图中，并未图标通过n沟道晶体管形成第1电路部15b11的电容C1与第2电路部15c1的电容C10以及C11的点。此外，n沟道晶体管NT15以及NT16的各个漏极与源极系相互连接。
在此，在第4实施形态中，设置于第1电路部15b11及第2电路部15c1的n沟道晶体管NT1至NT3以及NT11至NT16、构成电容C1、C10及C11的n沟道晶体管以及构成二极管D1、D10以及D11的n沟道晶体管，均系为由n型的MOS晶体管(场效型晶体管)所构成的TFT(薄膜晶体管)所构成。
另外，在第4实施形态的移位缓存器电路15a1以及15a2的上述以外部分的构成，系与上述第2实施形态的移位缓存器电路5a1(参照第4图)相同。
第10图系第9图所示的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。参照第10图，在第4实施形态的移位缓存器电路中，系将依据第5图所示的第2实施形态的移位缓存器电路的时序图的时脉信号VCLK1以及VCLK2、以及使激活信号VST的H电平与L电平反转的波形的信号，分别输入作为时脉信号VCLK1以及VCLK2、以及激活信号VST。藉此，即从第4实施形态的液晶显示装置的V驱动器的移位缓存器电路，输出具有使输出信号gate1至gate4的H电平与L电平反转的波形的信号，该输出信号gate1至gate4系来自第5图所示的第2实施形态的移位缓存器电路。此第4实施形态的移位缓存器电路的其它以外的动作，系与上述第2实施形态的移位缓存器电路5a1相同。
在第4实施形态中，通过上述方式构成，即可获得与可抑制V驱动器的消耗电力的增加等的第2实施形态相同的效果。
(第5实施形态)第11图系构成本发明的第5实施形态的有机EL(electroluminescence)显示装置的俯视图。参照第11图，在此第5实施形态中，系就将本发明应用于有机EL显示装置为例进行说明。
在第5实施形态的有机EL显示装置中，系如第11图所示，于基板70上设有显示部21。另外，第11图的显示部21系显示1像素份的构成。此外，在显示部21配置成矩阵状的各像素22，系由2个p沟道晶体管22a及22b(以下称晶体管22a及22b)、补助电容22c、阳极22d、与该等相对向配置的阴极22e、以及挟持于该等阳极22d与阴极22e之间的有机EL组件22f所构成。晶体管22a的栅极系连接于栅极线。此外，晶体管22a的源极系连接于漏极线。此外，晶体管22a的漏极系连接有补助电容22c以及晶体管22b的栅极。此外，晶体管22b的漏极系连接于阳极22d。此外，H驱动器4内部的电路构成，系与第2图所示的采用晶体管的移位缓存器电路的H驱动器4的构成相同。此外，V驱动器5内部的电路构成，系与通过采用第4图所示的晶体管的移位缓存器电路的V驱动器5的构成相同。第5实施形态的有机EL显示装置的该等以外部分的构成，系与第1图所示的第1实施形态的液晶显示装置相同。
在第5实施形态中，系通过上述方式构成，即可获得与在有机EL显示装置中抑制H驱动器及V驱动器的消耗电流的增加等的第1及第2实施形态相同的效果。
(第6实施形态)第12图系显示本发明的第6实施形态的有机EL显示装置的俯视图。参照第12图，在第6实施形态中，系就将本发明应用于有机EL显示装置为例进行说明。
在第6实施形态的有机EL显示装置中，系如第12图所示，于基板80上设有显示部31。另外，第12图的显示部31，系显示1像素份的构成。此外，在显示部31配置成矩阵状的各像素32，系由2个n沟道晶体管32a及32b(以下称晶体管32a及32b)、补助电容32c、阳极32d、与该等相对向配置的阴极32e、以及挟持于该等阳极32d与阴极32e之间的有机EL组件32f所构成。晶体管32a的栅极系连接于栅极线。此外，晶体管32a的漏极系连接于漏极线。此外，晶体管32a的源极系连接有补助电容32c以及晶体管32b的栅极。此外，晶体管32b的源极系连接于阳极32d。此外，H驱动器14内部的电路构成，系与第7图所示的采用晶体管的移位缓存器电路的H驱动器14的构成相同。此外，V驱动器15内部的电路构成，系与通过采用第9图所示的晶体管的移位缓存器电路的V驱动器15的构成相同。第6实施形态的有机EL显示装置的该等以外部分的构成，系与第6图所示的第3实施形态的液晶显示装置相同。
在第6实施形态中，系通过上述方式构成，即可获得与在有机EL显示装置中抑制H驱动器及V驱动器的消耗电流的增加时的第3及第4实施形态相同的效果。
另外，上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应如后述的申请专利范围所列。
例如，在上述实施形态中，虽系就将本发明应用于液晶显示装置以及有机EL显示装置为例进行说明，不过本发明并不以此为限，亦可应用在液晶显示装置以及有机EL显示装置以外的显示装置。
此外，在上述实施形态中，虽仅就H驱动器或V驱动器的其中一方而显示应用本发明的移位缓存器电路的例，不过本发明并不以此为限，亦可在H驱动器以及V驱动器双方应用本发明的移位缓存器电路。此时，即可将消耗电流更为降低。
此外，在上述实施形态中，虽系将输入至移位缓存器电路的时脉信号的L电平的期间设定成工作比成为约1/30(L电平的期间约80nsec至约160nsec)，不过本发明并不以此为限，只要时脉信号的L电平的期间比H电平的期间更短，则可设定成任何期间。亦即，亦可将时脉信号的L电平的期间设定成工作比不满1/2的期间。
权利要求
1.一种显示装置，系具备有包括第1电路部与第2电路部的移位缓存器电路，其中，第1电路部具有连接于第1电位侧，响应时脉信号而导通的第1导电型的第1晶体管；连接于第2电位侧的第1导电型的第2晶体管；以及连接于前述第1晶体管的栅极与前述第2电位之间，用以于前述第2晶体管为导通状态时将前述第1晶体管设为关断状态的第1导电型的第3晶体管，第2电路部具有连接于前述第1电位侧，响应前述时脉信号而导通的第1导电型的第4晶体管；连接于前述第2电位侧的第1导电型的第5晶体管；以及连接于前述第4晶体管的栅极与前述第2电位之间，用以于前述第3晶体管为导通状态时即成为关断状态，同时于前述第5晶体管为导通状态时将前述第4晶体管设为关断状态的第1导电型的第6晶体管。
2.如权利要求1所述的显示装置，其特征在于，前述时脉信号系将输入前述时脉信号的晶体管设为导通状态的期间，设定成比设为关断状态的期间为短。
3.如权利要求1或2所述的显示装置，其特征在于，在前述第1晶体管的栅极与源极之间连接有第1电容，而于前述第4晶体管的栅极与源极之间则连接有第2电容。
4.如权利要求1至3中任一所述的显示装置，其特征在于，在前述第1晶体管的栅极与用以供给前述时脉信号的时脉信号线之间连接有第1二极管，而在前述第4晶体管的栅极与用以供给前述时脉信号的时脉信号线之间则连接有第2二极管。
5.如权利要求4所述的显示装置，其特征在于，前述第1二极管系包含连接二极管的第1导电型的第7晶体管，而前述第2二极管系包括连接二极管的第1导电型的第8晶体管。
6.如权利要求1至5中任一所述的显示装置，其特征在于，至少前述第1晶体管、前述第2晶体管、前述第3晶体管、前述第4晶体管、前述第5晶体管及前述第6晶体管系为p型的场效型晶体管。
7.如权利要求1至6中任一所述的显示装置，其特征在于，前述第2电路部的第4晶体管与供给前述时脉信号的时脉信号线之间，系连接有高电阻。
8.如权利要求1至7中任一所述的显示装置，其特征在于，前述移位缓存器电路系适用于用以驱动漏极线的移位缓存器电路、以及用以驱动栅极线的移位缓存器电路的至少一方。
全文摘要
本发明提供一种可抑制消耗电流增加的显示装置，其具备有包括第1电路部4b1与第2电路部4c1的移位缓存器电路，其中第1电路部4b1具有连接于负侧电位(HVSS)，响应时脉信号而导通的晶体管PT1；连接于正侧电位(HVDD)的晶体管PT2；以及于晶体管PT2为导通状态时用以将晶体管PT1设为关断状态的晶体管PT3，而第2电路部4c1具有连接于负侧电位，响应时脉信号而导通的晶体管PT4；连接于正侧电位的晶体管PT5；以及于晶体管PT3为导通状态时即成为关断状态，同时于晶体管PT5为导通状态时用以将晶体管PT4设为关断状态的晶体管PT6。
文档编号H03K17/00GK1577422SQ200410048139
公开日2005年2月9日 申请日期2004年6月16日 优先权日2003年6月30日
发明者佐野景一 申请人:三洋电机株式会社