专利名称：：信号处理电路和方法
技术领域：
：本发明总的来说涉及电子信号处理，具体而言，涉及数模信号转换。
背景技术：
：在电子电路中，当动态范围增加和/或当最小可检测信号减少时，噪声成为更加重要的限制因素。混合数模信号应用中的一个特殊的噪声源是不同数字信号(数据和时钟)的关键模拟信号路径上的影响。一个常用的这种关键模拟信号路径是由控制元件开关或导引(steering)模拟参考信号，所述控制元件本身通过数字控制信号触发。在物理实现的系统中，不可能将这些数字控制信号与它们所控制的模拟信号完全隔离，这是因为经由所述模拟信号控制元件相耦合，并且也因为数字电路消耗随时间变化的功率并导致随时间变化的负载、IR降低以及电荷注入，又引起整个信号处理电路的相互影响。这些影响导致参考信号、电源电压、偏置电平、时钟相位、转移相位以及基片效应的改变，它们又破坏了正被处理的期望的模拟信号。由于不可避免的寄生现象和非理想化的电路，这会导致与数据相关的负载和伪耦合信号调制。在该方式中，数字信号增加了模拟信号的噪声和/或失真。与上述因素有关的信号处理电路的一个实例是电流导引数模转换器(DAC)，其将数字数据流输入转换为相应的模拟信号输出。图1示出了典型的一比特电流导引DAC单元100的一部分，其中数字数据流施加到同步数字输出锁存器101。在现实的应用中，在产生这种数字数据流的过程中包含了相当多的数字处理，但是在DAC的上下文中，不需要描述先前所述的数字电路。当锁存器101被计时时，D输入上存在的数据被传送到Q输出，并且所述数据的补码被传送到Q输出。对于多比特系统来说，并行排列多个单元100以便共享公共输出端装置。锁存器101的输出控制开关驱动器102，所述开关驱动器102又操作差动开关对103，所述差动开关对103控制从公共源节点提供的恒流源。对于锁存器101的输出上存在的特定的逻辑状态来说，所述开关对103的一个开关将处于导通状态，而另一开关将处于断开状态。当输出锁存器101上的逻辑状态改变时，开关对103中开关的开关状态也相应改变。无论开关对103的哪一个开关处于导通状态，都将经由模拟输出电阻105(其通常是分离的客户应用的一部分)中的一个为恒流源104提供一个电流通路。所以，在输出端106产生模拟信号输出信号。理论上，这样的电流控制DAC100能够工作在任一频率上，以提供对应于数字数据输入的模拟输出。现实中，系统中始终存在误差和噪声，误差和噪声的影响随着频率而增加。这些影响可能是与编码相关的并且导致模拟输出信号的失真。美国专利6,344,816的图8提供了一种减少与编码相关的噪声的方法，其描述了增加一个与输出锁存器101并联的称为“伪锁存器”的附加的时钟电路。不以任何方式来使用伪锁存器的自身输出，而是连接所述伪锁存器和输出锁存器101，并且操作它们，使得在时钟信号的每一周期，锁存器中的一个将改变状态，而另一锁存器不会改变。所以，如果输出锁存器101随数据信号而改变了状态，那么伪锁存器保持其逻辑状态，并且如果输出锁存器101随未改变的数据信号而保持了其本身的逻辑状态恒定，那么伪锁存器将改变逻辑状态。根据美国专利6,344,816，该装置在与数据信号逻辑状态无关的时钟信号上保持了恒定负载。专利6,344,816中没有不存在暗示其教导可以扩展到关注的时钟信号之外。
发明内容本发明的实施例将注意力放在信号处理电路中提供与编码无关的开关动作的方法和设备。所述信号处理电路例如可以是数模转换器(DAC)，如电流导引DAC。通过在数据路径上放置匹配于负载的多个元件，能够建立这样的拓扑结构，其中通过上述任一机制所产生的干扰在每一时钟周期期间相等，从而从该相互作用中去除了任何基本数据相关。这意味着，相对于时钟频率，对于在尼奎斯特带宽或以下的频率，不存在电源电压和电流、参考信号、偏置、电荷注入或衬底影响的偏移(shifting)，从而消除该形式的模拟信号恶化。在一个具体的实施例中，导引单元接收在数据区间上定义的数字数据输入信号，并且产生多个代表性模拟输出信号。对于每一数据区间来说，每一模拟输出信号基本上仅取决于数字数据输入信号的当前状态，而与数字数据输入信号的任一先前状态无关。另外，除模拟输出信号之外的信号处理电路基本上摆脱了与数据相关的干扰。在一个具体实施例中，所述导引单元包括四个并联开关，被设置成两个开关对，每一对具有一个公共源节点，第一输入节点控制第一漏节点，第二输入节点控制第二漏节点。在该设置中(i)开关对的公共源节点耦合在一起，(ii)开关对的第一漏节点耦合在一起，以及(iii)开关对的第二漏节点耦合在一起并且与第一漏节点相分开。在进一步的实施例中，数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以交错开关的方式操作，以至于(i)在时钟信号的奇数周期期间，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及(ii)在时钟信号的偶数周期期间，第一开关对是断开的并且第二开关对代表数字数据输入信号。在另一实施例中，数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以双采样开关方式操作，以至于(i)当时钟信号为逻辑高时，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及(ii)当时钟信号为逻辑低时，第一开关对是断开的并且第二开关对代表数字数据输入信号。实施例可以包括用于每一开关的单元译码器，用于产生开关输入节点控制信号以响应数字数据输入信号。所述单元译码器包括数据屏蔽(masking)块，相对于时钟信号的相位而屏蔽数字数据输入信号；数据同步块，用于将被屏蔽的数字数据信号与所述时钟信号同步；以及开关驱动器块，用于耦合被同步的和被屏蔽的数字数据信号输出以作为开关输入节点控制信号。它们可以使用静态或动态逻辑设备。实施例可以进一步包括电流源，用于向所述导引单元提供恒定的电流源，其中所述电流源基本上摆脱了数据相关干扰；电压源，用于提供至少一个恒定电压，其中电压源基本上摆脱了与数据相关的干扰；参考信号电路，用于提供至少一个参考信号，其中参考信号电路基本上摆脱了与数据相关的干扰。电路衬底，用于提供物理电路结构，其中电路衬底基本上摆脱了与数据相关的干扰。通过参考下面结合附图而进行的详细的描述，本发明将更加容易理解，其中图1示出了典型的现有技术电流导引DAC。图2示出了根据本发明的一个实施例的导引单元。图3A和3B示出了图2中导引单元的各种相关的波形。图4示出了根据本发明一个具体实施例的单个导引单元的基本结构。图5示出了根据本发明另一具体实施例的单个导引单元。图6是根据一个具体实施例的图5中的单元译码逻辑块的示意图。图7示出了与图5中描述的实施例相关的各种波形。图8示出了用于根据图3B的双采样波形方案的单元译码逻辑示意图。具体实施例方式美国专利6,344,816通过使用“伪平衡”的方法而仅防止了DAC时钟电路中的与编码相关的噪声。本发明的实施例采用“真平衡”方法以避免整个信号处理电路而非仅仅时钟电路中的与编码相关的干扰。这包括设计电路操作以利用恒定数量的开关动作来代替默认的(tolerating)与编码相关的开关动作。真平衡电路将恒定负载和平衡的益处从时钟线(其是专利6,344,816中伪平衡所达到的程度)扩展到包括模拟电源、参考信号电路、输出端以及衬底的其他电路元件。使用这种真平衡方法的实施例的组合效果使得在设计需求和复杂性方面完全没有拘束，简化了具体信号处理设备诸如DAC的设计和实施。图2示出了根据本发明的一个实施例的DAC的主要功能块。导引单元202接收在数据区间上(例如，通过诸如图2中的up、dn、mup以及mdn那样的一个或多个时钟信号)定义的至少一个数字数据输入信号。导引单元202的数量能够根据比特的数量和DAC的分段而变化。在图2所示的情况中，数字译码器201为每一个导引单元202产生两个数字数据信号d1和d2以及它们相应的补码d1b和d2b。每一个导引单元202产生表示输入数字数据信号的多个模拟输出信号(在该情况中，in和ip)。开关单元电源203产生表示为vdd和vss的电源电压，它们为每一个导引单元202提供电源。时钟发生器204(本身具有分离的时钟电源205)产生每一个导引单元202所需的不同的时钟信号以及屏蔽信号(maskingsignal)up、dn、mup和mdn。电流参考电路206(具有自身的电流参考电源207)为导引单元202产生电流参考信号iref。对于每一数据区间来说，每一模拟输出信号(in和ip)仅取决于数字数据输入信号的当前状态，而与数字数据输入信号的任一先前状态无关。另外，除模拟输出信号之外作为一个整体的信号处理电路(例如，块201和203至207以及电路衬底)基本上摆脱了与数据相关的干扰。该操作抑制(counter)了导引单元202彼此之间在不同的参考线和电源线上的耦合，两者分别通过单元到单元(cell-to-cell)的相互作用，并且所有单元合起来作为一个整体。类似的单元到单元以及单元总和的相互作用也耦合到设备衬底。现有技术设备中与编码相关的开关干扰的影响需要投入相当大的设计精力来最小化参考电源线上和衬底中的单元相互作用。因为导引单元202附近的电源块和参考块的负载是与数据无关的，本发明的实施例对该设计需求完全没有约束。通过图3所示的波形来说明图2电路的与编码无关的操作，其中图3A示出了交错开关方法，并且图3B示出了双采样开关方法。在两个部分中，波形399是时钟信号，波形300是数字数据信号。在图3A所示的交错开关方案中，数据信号300被分成两个交错相位d1310和d2320，所述两个交错相位还具有互补信号d1b330和d2b340。在该实施例中，当每一数据相位无效时，实施归零规则，以致于在奇数时钟周期期间，当d1和d1b有效时，d2和d2b归零，分别形成信号353和354。在偶数时钟周期期间，当d2和d2b有效时，d1和d1b归零，分别形成信号351和352。波形351至354合起来等效表示数据信号300，但是每一时钟周期期间上下边沿的数量是恒定的并且与所述数据无关。图3B的双采样方案并没有使用两个数据相位，而使用了互补数据信号360，然后利用时钟来屏蔽数据信号300和互补数据信号360。所以，利用时钟399屏蔽数据信号300以形成361，利用时钟399屏蔽互补数据信号360以形成363，利用时钟399的反相来屏蔽数据信号300以形成362，利用时钟399的反相来屏蔽互补数据信号360以形成364。波形361至364合起来等价于数据信号300，但是在每一时钟周期期间具有相同数量的上下边沿，并且与所述数据无关。图4示出了图3B中DAC开关单元的开关波形的一个具体实施例，其中设置四个开关以致于在时钟的每一状态变化上，开关中的一个将接通，一个将断开。所有四个开关用于在输出端in和ip上产生模拟输出信号。图4所示的实施例使用双采样开关，其中由第一开关对mp1和mp2形成PHASE1差动输出开关，由第二开关对mp3和mp4形成PHASE2差动输出开关。通过各个单元译码401逻辑块产生用于电流开关mp1至mp4中每一个的门驱动信号。数据信号d1、d1b、d2以及d2b300至360输入到所述单元译码块401。在图4中，d2和d2b信号基本上与d1和d1b信号相同，但是对于实际情况来说，延迟d2和d2b以便满足单元译码器的建立时间和保持时间。所述门驱动信号输出对应于归零的信号361至364。当然，在其他的具体实施例中，所述门驱动信号的产生可以并入一个或两个逻辑块中。图5是与使用四个时钟信号的图2的系统一致的交错开关DAC开关单元的替代实施例。再一次地，mp1和mp2形成第一开关对，mp3和mp4形成第二开关对。通过标记为up(当电流开关mp1至mp4导通时定义)和dn(当电流开关mp1至mp4断开时定义)的线路来提供开关的定时信息。两个相位使用相同的up和dn信号。当相反相位信号有效时，屏蔽信息信号mup1、mdn1、mup2以及mdn2用于阻止数据进入单元译码501逻辑块，例如在PHASE1中，mup2和mdn2通过确保它们各自的门信号g3和g4保持在逻辑HIGH来阻止up和dn信号进入用于PHASE2开关元件mp3和mp4的单元译码501块。在图5所示的实施例中，门信号g1至g4中每次仅有一个是LOW，并且屏蔽信号mup1、mdn1、mup2以及mdn2定义当前哪一个相位有效。PHASE1中的数据信号d1和d1b以及PHASE2中的数据信号d2和d2b定义输出电流被引导到哪一个输出端106(in和ip)。所以，每一时钟周期，电流开关mp1至mp4中正好一个电流开关导通并且正好一个电流开关断开。图6示出了图5所示译码单元501的一个具体实施例的细节。左侧的四个开关元件mp8、mp7、mn3以及mn2形成具有默认状态为HIGH(mdata)的NAND门，该NAND门作为一种为不同时钟相位屏蔽数据输入d的数据屏蔽块。多种具体实施能够实现上述功能，包括(但不限于)使用静态或动态逻辑，使用触发器或单稳态锁存器。在该具体实施例中由于定时原因而在单元译码器块501中实施数据屏蔽功能，但是该功能同样能够在另一分离的逻辑块诸如在数字译码块201中实现。数据屏蔽功能块的mdata输出作为用于up脉冲的屏蔽信号施加到被屏蔽的数据同步块，具体而言，施加到mp5的门，其中mup信号锁存所述数据。用于dn脉冲的屏蔽信号是mdn。开关组(switchstack)mp5、mp6、mn0和mn1的输出nf是一个存储了由被屏蔽的up或dn脉冲设置的值的动态节点。如同先前的功能块，能够以不同的具体方式(静态或动态逻辑、触发器或单稳态)来实施被屏蔽的数据同步功能块，只要被屏蔽的数据信号与时钟信号所携带的定时信息有效地同步。开关mp9和mn4形成一种驱动电流开关的门的反相缓冲开关驱动器块。所述驱动器块减少时钟参考线上的负载并且从节点nf中分离开关控制信号(节点输出(nodeout))。通过dn的上升边沿定义nf的下降边沿，通过up的下降边沿定义nf的上升边沿。为了避免逆流，在数据信号改变状态时，对应相位的mup信号应该是LOW。共同未决的美国专利申请10/217,842“ControlLoopForMinimalTailnodeExcursionOfDifferentialSwitches”和美国专利申请10/217,681“DifferentialClockReceiverWithAdjustableOutputCrossingPoint”进一步详细地描述了up和dn信号的产生，所述两个美国专利申请结合于此作为参考。根据DAC所需的性能等级和设计限制，能够将单元译码器中的一些功能块合并在一起。例如，开关驱动器部分在一些应用中不是必须的，或可由以半时钟速率工作的信号提供时钟定时信息，从而省略了同步功能块。图7示出了与图5和6所示具体实施例相关的信号的不同波形。图8示出了使用图3B所示双采样波形方案的单元译码器块的具体细节。数据信号d被屏蔽并且通过mn3、mp5、mp6和mn4与时钟信号clk同步。开关驱动器mp0和mn0将时钟屏蔽的数据信号输出耦合到开关单元。如上所述，本发明的实施例通过向DAC(例如图2中的203、205和207)提供每一时钟周期恒定的数据开关和用于模拟电源内部的数据无关而有利地影响DAC的操作。所以，这些电源的设计在电源电阻和去耦电容方面是不受约束的，在一些实施例中，不同的独立模拟电源能够组合为单一电路。恒定的数据开关和所导致的数据无关性也反映在DAC块生成电路204上的与数据无关的负载中。并且参考电路(例如电流参考电路206)和电路衬底上的信号干扰在时钟周期期间是恒定的并且与数据信号无关，从而减少了衬底所需的屏蔽数量并且放宽了参考信号生成器的驱动能力要求。另外，对于向开关对提供电流的公共源节点(N2)上的干扰存在在时钟周期期间恒定的数据开关和数据无关性。存在两种导致公共源节点上的所述干扰的具体机制(1)经由开关元件的寄生电容的门电荷耦合，以及(2)起因于由开关控制信号的不良(imperfect)开关时间所导致的开关传导状态的不适当改变的电荷积聚和消耗。由于本发明的实施例，这两个机制也会实现恒定数据开关及数据无关性。而且，开关控制信号经由电路电容到输出端的任一耦合也将实现恒定数据开关及数据无关性。另外，使用图3A的交错开关方案的实施例允许数字译码器以及其之前的信号处理电路的设计在某些方面上相当自由，因为这些电路以一半的数据速率运行。尽管已经描述了本发明的不同典型实施例，但是对于本领域技术人员来说显而易见，能够进行各种改变和修改，它们会获得本发明的一些优点，而不脱离发明的真实范围。例如，能够以P-MOS或双极开关实施这些实施例。在本发明的具体实施例中也能够改变其他的实施细节。权利要求1.一种信号处理电路，其包括导引单元，具有在数据区间上定义的数字数据输入信号，并且产生多个代表性模拟输出信号；其中，对于每一数据区间来说，每一模拟输出信号基本上仅取决于数字数据输入信号的当前状态，而与数字数据输入信号的任一先前状态无关，并且其中除模拟输出信号之外的信号处理电路基本上摆脱了与数据相关的干扰。2.根据权利要求1的信号处理电路，其中，所述导引电路进一步包括四个并联开关，被设置成两个开关对，每一对具有一个公共源节点，第一输入节点控制第一漏节点，第二输入节点控制第二漏节点；其中i.开关对的公共源节点耦合在一起，ii.开关对的第一漏节点耦合在一起，以及iii.开关对的第二漏节点耦合在一起并且与第一漏节点相分开。3.根据权利要求2的信号处理电路，其中，所述数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以交错开关的方式操作以至于i.在时钟信号的奇数周期期间，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及ii.在时钟信号的偶数周期期间，第一开关对是断开的并且第二开关对代表数字数据输入信号。4.根据权利要求2的信号处理电路，其中，所述数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以双采样开关方式操作以至于i.当时钟信号为逻辑高时，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及ii.当时钟信号为逻辑低时，第一开关对是断开的并且第二开关对代表数字数据输入信号。5.根据权利要求2的信号处理电路，进一步包括用于每一开关的单元译码器，用于产生开关输入节点控制信号以响应数字数据输入信号。6.根据权利要求5的信号处理电路，其中，所述单元译码器包括以下部件中的至少一个部件数据屏蔽块，相对于时钟信号的相位而屏蔽数字数据输入信号，数据同步块，用于将被屏蔽的数字数据信号与所述时钟信号相同步，以及开关驱动器块，用于耦合被同步的和被屏蔽的数字数据信号输出以作为开关输入节点控制信号。7.根据权利要求5的信号处理电路，其中所述单元译码器使用静态逻辑设备。8.根据权利要求5的信号处理电路，其中所述单元译码器使用动态逻辑设备。9.根据权利要求1的信号处理电路，其中所述信号处理电路是数模转换器(DAC)。10.根据权利要求9的信号处理电路，其中所述DAC是电流导引DAC。11.根据权利要求1的信号处理电路，进一步包括电流源，用于向所述导引单元提供恒定的电流源，其中所述电流源基本上摆脱了与数据相关的干扰。12.根据权利要求1的信号处理电路，进一步包括电压源，用于提供至少一个恒定电压，其中所述电压源基本上摆脱了与数据相关的干扰。13.根据权利要求1的信号处理电路，进一步包括参考信号电路，用于提供至少一个参考信号，其中所述参考信号电路基本上摆脱了与数据相关的干扰。14.根据权利要求1的信号处理电路，进一步包括电路衬底，用于提供物理电路结构，其中所述电路衬底基本上摆脱了与数据相关的干扰。15.电路中的一种信号处理方法，所述方法包括产生代表在数据区间上定义的数字数据输入信号的多个模拟输出信号，其中，对于每一数据区间来说，每一模拟输出信号基本上仅取决于数字数据输入信号的当前状态，而与数字数据输入信号的任一先前状态无关，并且其中除模拟输出信号之外的所述电路基本上摆脱了与数据相关的干扰。16.根据权利要求11的方法，其中，使用四个并联开关产生多个模拟输出信号，所述四个并联开关被设置成两个开关对，每一对具有一个公共源节点，第一输入节点控制第一漏节点，第二输入节点控制第二漏节点；其中i.开关对的公共源节点耦合在一起，ii.开关对的第一漏节点耦合在一起，以及iii.开关对的第二漏节点耦合在一起并且与第一漏节点相分开。17.根据权利要求12的方法，其中，所述数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以交错开关的方式操作以至于i.在时钟信号的奇数周期期间，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及ii.在时钟信号的偶数周期期间，第一开关对是断开的并且第二开关对代表数字数据输入信号。18.根据权利要求12的方法，其中，所述数字数据输入信号与控制所述数据区间的时钟信号相关联，并且所述开关以双采样开关方式操作以至于i.当时钟信号为逻辑高时，第一开关对代表数字数据输入信号并且第二开关对是断开的，以及ii.当时钟信号为逻辑低时，第一开关对是断开的并且第二开关对代表数字数据输入信号。19.根据权利要求12的方法，进一步包括为每一开关产生开关输入节点控制信号以响应数字数据输入信号。20.根据权利要求15的方法，其中所述产生步骤包括相对于时钟信号的相位而屏蔽数字数据输入信号，将被屏蔽的数字数据信号与所述时钟信号同步，以及耦合被同步的和被屏蔽的数字数据信号输出以作为开关输入节点控制信号。21.根据权利要求15的方法，其中所述产生步骤使用静态逻辑设备。22.根据权利要求15的方法，其中所述产生步骤使用动态逻辑设备。23.根据权利要求11的方法，其中所述电路是数模转换器(DAC)。24.根据权利要求9的方法，其中所述DAC是电流导引DAC。25.根据权利要求11的方法，进一步包括向所述导引单元提供恒定的电流源，所述电流源基本上摆脱了与数据相关的干扰。26.根据权利要求11的方法，进一步包括提供至少一个恒定电压，所述电压基本上摆脱了与数据相关的干扰。27.根据权利要求11的方法，进一步包括提供至少一个参考信号，所述参考信号基本上摆脱了与数据相关的干扰。28.根据权利要求11的方法，进一步包括提供物理电路结构，所述电路结构基本上摆脱了与数据相关的干扰。全文摘要描述一种诸如数模转换器(DAC)那样的信号处理电路中的与编码无关的开关的方法和设备，其提供与编码无关的开关动作。导引单元接收在数据区间上定义的数字数据输入信号，并且产生多个代表性模拟输出信号。对于每一数据区间来说，每一模拟输出信号基本上仅取决于数字数据输入信号的当前状态，而与数字数据输入信号的任一先前状态无关。另外，除模拟输出信号之外的信号处理电路基本上摆脱了与数据相关的干扰。文档编号H03M1/74GK1742434SQ200480002683公开日2006年3月1日申请日期2004年1月23日优先权日2003年1月24日发明者贝恩德·谢佛申请人:模拟设备公司