专利名称：快速线性相位检测器的制作方法
技术领域：
本发明涉及一种线性相位检测器，其响应于至少一个参考信号以及至少一个第一和第二时钟信号，生成至少一个第一和第二控制信号，并且包括至少一个第一电路和至少一个第二电路，所述第一电路接收所述参考信号和所述第一时钟信号，所述第二电路接收所述参考信号和所述第二时钟信号。
本发明还涉及一种包括线性相位检测器的装置、以及一种线性相位检测方法以及一种用于线性相位检测的处理器程序产品。
例如，这样的线性相位检测器用于包括例如时钟乘法器电路、相位解调器和/或零IF接收机等的装置。所述线性相位检测器控制需要与进入数据保持同步的时钟(例如，受控振荡器)的相位。其中，例如，所述第一控制信号包括上行信号或包括误差信号，并且，例如，所述第二控制信号包括下行信号或包括基本(无误差)信号等。
例如，所述装置对应于移动电话、音频接收机、音频/视频接收机等。
从美国5712580可以获悉一种现有技术相位检测器，该专利公开了一种线性相位检测器，其基于正交时钟信号，从位于反馈环路中的第二D触发器接收输入信号，经由第一D触发器生成上行信号，并且，从所述第一D触发器接收输入信号，经由第三D触发器生成下行信号。
公知的线性相位检测器由于慢而存在缺点，所述反馈环路、各包括两个锁存器的所述D触发器以及生成所述下行信号需要三个D触发器的结构，这使该线性相位检测不适合在较高频率工作。
本发明的一个目的是提供一种适于在较高频率工作的更快的线性相位检测器。
本发明的其他目的是提供一种装置、一种更快的方法和一种更快的处理器程序产品。
根据本发明的线性相位检测器，响应于至少一个参考信号以及至少一个第一和第二时钟信号，生成至少一个第一和第二控制信号，该线性相位检测器包括至少一个第一电路和至少一个第二电路，所述第一电路接收所述参考信号和所述第一时钟信号，所述第二电路接收所述参考信号和所述第二时钟信号，其中，所述第一和第二电路各包括至少两个锁存器和至少一个用于复用锁存器输出信号的复用器，所述线性相位检测器包括第三电路，用于生成所述控制信号中至少之一。
通过为根据本发明的线性相位检测器提供平行锁存器和用于复用锁存器输出信号的复用器，每对平行锁存器将基本上同时工作，复用器把来自这些操作的结果进行复用。因此，降低了从所述线性相位检测器的输入端(所述第一和/或第二电路的输入端)到所述线性相位检测器的输出端(所述第一和/或第二和/或第三电路的输出端)的延时，这使得该线性相位检测器更快。由于把所述复用器的输出端产生的(频率控制)信号提供给例如频率检测器，所述，需要所述第三电路来生成所述(相位)控制信号中的至少之一。
应当注意的是，每对平行锁存器被定义为平行，由于它们基本上同时同作(由于可能不同的路径长度、不同的寄生电容等，所以是“基本上”)，因为它们都接收至少一个相同的输入信号(数据信号或时钟信号等)和/或因为两个锁存器把它们的输出信号提供给相同的复用器。所以，所述一对锁存器接收至少一个相同的输入信号和/或把它们的输出信号提供给相同的复用器。换言之，所述锁存器是被复用的锁存器。
权利要求2定义根据本发明的线性相位检测器的第一实施例。
通过接收所述第一和第二时钟信号并生成所述第一控制信号的锁存器形式的所述第三电路，所述第二电路的所述锁存器之一生成所述第二控制信号，可以构造出速度快、复杂度低、成本低和功耗低的线性相位检测器。
权利要求3定义根据本发明的线性相位检测器的第二实施例。
通过把所述参考信号提供给所述复用器的至少一个控制输入端和所述第一和第二电路的所述锁存器的时钟输入端，把所述第一时钟信号提供给所述第一电路的所述锁存器的至少一个数据输入端和把所述第二时钟信号提供给所述第二电路的所述锁存器的至少一个数据输入端，可以用硅容易地实现所述线性相位检测器。
权利要求4定义根据本发明的线性相位检测器的第三实施例。
通过引入所述第三电路，所述第三电路的形式为第一逻辑电路，用于接收所述第一电路的锁存器输出信号，以生成所述第一控制信号，并且包括第二逻辑电路，用于接收所述第二电路的锁存器输出信号，以生成所述第二控制信号，构造出更快(与所述第一实施例相比)、复杂度低、成本低和功耗低的线性相位检测器(逻辑电路比锁存器更快，延时更小)。
权利要求5定义根据本发明的线性相位检测器的第四实施例。
利用包括EXOR门的逻辑电路，所述线性相位检测器的复杂度最低。
权利要求6定义根据本发明的线性相位检测器的第五实施例。
通过引入所述第五EXOR门，平衡所述第三电路，并且，从所述线性相位检测器的输入端到所述第三电路的输出端的延时基本上相同，这是有益的。
权利要求7定义根据本发明的线性相位检测器的第六实施例。
通过把所述参考信号提供给所述复用器的至少一个控制输入端和所述锁存器的时钟输入端，把所述第一时钟信号提供给所述第一电路的所述锁存器的至少一个数据输入端，把所述第二时钟信号提供给所述第二电路的所述锁存器的至少一个数据输入端，可以用硅很容易地实现所述线性相位检测器。
还应当注意的是，现有技术非线性相位检测器也包括被复用的平行锁存器。但是，第一，所述现有技术相位检测器是非线性相位检测器，第二，在所述非线性现有技术相位检测器中，控制信号是响应于具有不可预测边沿的数据信号而生成的。在根据本发明的线性相位检测器中，控制信号是响应于具有可预测边沿(例如，50％的占空比)的数据信号而生成的。第三，在所述现有技术相位检测器中，至少一个控制信号来自于复用器输出信号(或从中获得)，而在根据本发明的相位检测器中，控制信号的生成更快(在涉及复用器之前)。这导致与所述现有技术非线性相位检测器工作截然不同。
根据本发明的装置、根据本发明的方法以及根据本发明的处理器程序产品的实施例对应于根据本发明的线性相位检测器的实施例。
本发明基于这样的认识延时通常取决于输入端到输出端的路径长度以及输入端和输出端之间执行的操作的数量，并且基于这样的基本思想在线性相位检测器中，每个电路的一对平行锁存器和复用器将降低该延时(最小的路径长度和最小数量的操作)。
本发明通过提供更快的线性相位检测器来解决问题，其有利之处在于，这样的更快线性相位检测器能够工作在较高频率，由此通过引入所述第三电路的低复杂度、低成本和低功耗实施例，可以进一步改进所述线性相位检测器。
通过下面详细描述的实施例，本发明的这些和其他方面将变得显而易见。
图1以框图形式示出了根据本发明的线性相位检测器，其包括用于生成控制信号的锁存器；图2示出了在第一时钟信号CLK-Q早的情况下图1所示的所述线性相位检测器的时序图；图3示出了在第一时钟信号CLK-Q同相的情况下图1所示的所述线性相位检测器的时序图；图4示出了在第一时钟信号CLK-Q晚的情况下图1所示的所述线性相位检测器的时序图；图5以框图形式示出了根据本发明的线性相位检测器，其包括用于生成控制信号的第一和第二逻辑电路；图6示出了在第一时钟信号CLK-Q早的情况下图5所示的所述线性相位检测器的时序图；图7示出了在第一时钟信号CLK-Q同相的情况下图5所示的所述线性相位检测器的时序图；以及图8示出了在第一时钟信号CLK-Q晚的情况下图5所示的所述线性相位检测器的时序图。
如图1所示的根据本发明的线性相位检测器包括具有锁存器10的第一电路1，锁存器10在其数据输入端(上面的是正常数据输入端，下面的是反向数据输入端)接收第一时钟信号CLK-Q，并在其相应的时钟输入端(左边的时钟输入端是正常时钟输入端，右边的时钟输入端是反向时钟输入端)接收参考信号REF。锁存器10的正常输出端(上面输出端)连接到复用器12的第一正常输入端，并且，锁存器10的反向输出端(下面输出端)连接到复用器12的第一反向输入端。
电路1还包括锁存器11，与锁存器10相比，锁存器11经由交换连接，在其数据输入端(上面的是正常数据输入端，下面的是反向数据输入端)接收第一时钟信号CLK-Q，并在其相应的时钟输入端(左边的时钟输入端是正常时钟输入端，右边的时钟输入端是反向时钟输入端)接收参考信号REF。锁存器11的正常输出端(下面输出端)连接到复用器12的第二反向输入端，锁存器11的反向输出端(上面输出端)连接到复用器12的第二正常输入端。
相比锁存器10，复用器12经由未交换的连接，在其控制输入端(上面的是正常控制输入端，下面的是反向控制输入端)接收所述参考信号REF，并在其输出端生成目标指向频率检测器的第一频率控制信号。
图1所示的根据本发明的线性相位检测器还包括具有锁存器20的第二电路2，与锁存器10相比，锁存器20经由交换连接，在其数据数据输入端(上面的是正常数据输入端，下面的是反向数据输入端)接收第二时钟信号CLK-I，并且，在其相应的时钟输入端(左边的时钟输入端是正常时钟输入端，右边的时钟输入端是反向时钟输入端)接收所述参考信号REF。锁存器20的正常输出端(上面输出端)连接到复用器22的第一正常输入端，并且，锁存器20的反向输出端(下方输出端)连接到复用器22的第一反向输入端。此外，锁存器20在其输出端生成所述第二(相位)控制信号DOWN。
电路2还包括锁存器21，相比锁存器20，锁存器21经由交换连接，在其数据输入端(上面的是正常数据输入端，下面的是反向数据输入端)接收第二时钟信号CLK-I，并且，在其相应的时钟输入端(左边时钟输入端是正常时钟输入端，右边的时钟输入端是反向时钟输入端)接收所述参考信号REF。锁存器21的正常输出端(下面输出端)连接到复用器22的第二反向输入端，并且，锁存器21的反向输出端(上面输出端)连接到复用器22的第二正常输入端。
相比锁存器20，复用器22经由非交换连接，在其控制输入端(上面的是正常控制输入端，下面的是反向控制输入端)接收所述参考信号REF，并在其输出端生成目标指向频率检测器的第二频率控制信号。
如图1所示的根据本发明的线性相位检测器还包括具有锁存器30的第三电路，与锁存器20相比，锁存器30经由非交换连接，在其数据输入端(上面的是正常数据输入端，下面的是反向数据输入端)接收第二时钟信号CLK-I，并且，与锁存器10相比，经由非交换连接，在其相应的时钟输入端(左边的时钟输入端是正常时钟输入端，左边的时钟输入端是反向的时钟输入端)接收第一时钟信号CLK-Q。此外，锁存器30在其输出端生成所述第一(相位)控制信号UP。
图2、3和4分别示出了第一时钟信号CLK-Q早、同相和晚的情况下如图1所示的线性相位检测器的时序图，REF是参考信号，CKQ是第一时钟信号，CKI是第二时钟信号，DOWN是第二(相位)控制信号，UP是第一(相位)控制信号，CP是所述第一和第二(相位)控制信号之间的差值。
图5所示的根据本发明的线性相位检测器包括图1中已经描述的第一电路1和第二电路2，并且包括第三电路3，第三电路3现在包括第一逻辑电路31、32、35和第二逻辑电路33、34，第一逻辑电路31、32、35至少具有第一和第二EXOR门31和32，优选具有第五EXOR门35，第二逻辑电路33、34包括至少第三EXOR门33和第四EXOR门34。
EXOR门31接收锁存器10和11的输出信号V和W，EXOR门33接收锁存器20和21的输出信号X和Y。EXOR门32接收来自EXOR门31和来自EXOR门32的输出信号，并生成所述第一(相位)控制信号UP。EXOR门34接收来自EXOR门33的输出信号，并接收“1”信号(来自诸如电源等信源)，并生成所述第二(相位)控制信号DOWN。EXOR门35接收来自EXOR门31的输出信号，并且接收“1”信号(来自诸如电源等信源)，只是用于平衡所述第三电路3，例如，当从EXOR门31和33的每个输出端向前看时，可以发现两个不同EXOR门的两个平行输入端具有相同的阻抗。这导致UP路径和DOWN路径中的延时基本上相同，这是有益的。
图6、7和8分别示出了第一时钟信号CLK-Q早、同相和晚的情况下如图5所示的线性相位检测器的时序图，REF是参考信号，CKQ是第一时钟信号，CKI是第二时钟信号，DOWN是第二(相位)控制信号，UP是第一(相位)控制信号，CP是所述第一和第二(相位)控制信号之间的差值。
图1和5所示的线性相位检测器具有两个连接，以实现所谓的平衡情形。但是，本发明不限于这种平衡情形，也可将单个连接用于所谓的不平衡情形。
“对于K”和“对于L”中的措辞“对于”并不排除也同时或不同时执行“对于M”等的功能。措辞“X连接到Y”和“X和Y之间的连接”以及“连接X和Y”等并不排除元素Z位于X和Y之间。措辞“P包括Q”和“包括Q的P”并不排除还包括单元R。
应当理解的是，上述实施例用于说明、而非限制本发明，并且，在不脱离所附权利要求的保护范围的前提下，本领域技术人员能够设计多种其他的实施例。在权利要求中，不应当将圆括号中的任何标记解释为限制该项权利要求。使用动词“包括”及其变形并不排除权利要求所述的部件或步骤之外存在其他部件或步骤。部件前面的冠词“一个”并不排除存在多个这样的部件。本发明可通过包括多个不同部件的硬件来实现，也可以通过合适编程的计算机来实现。在列举了多个模块的装置权利要求中，这些模块中多个可以具体实现为一个以及相同的硬件项。相互不同的从属权利要求中记录的特定手段并不表示这些手段的组合不具有优势。
本发明基于这样的认识延时通常取决于输入端到输出端之间的路径长度以及在输入端和输出端之间执行的操作的数量，并且，基于这样的基本思想在线性相位检测器中，每个电路的一对平行锁存器和复用器将降低该延时(最小的路径长度和最小数量的操作)。
本发明通过提供更快的线性相位检测器来解决问题，其有利之处在于，这样的更快线性相位检测器能够工作在较高频率，从而通过为所述第三电路复杂度低、成本低和功耗低的实施例，可以进一步改进所述线性相位检测器。
权利要求
1.线性相位检测器，响应于至少一个参考信号(REF)以及至少一个第一(CLK-Q)和第二(CLK-I)时钟信号，用于生成至少一个第一(UP)和第二(DOWN)控制信号，并且包括至少一个第一电路(1)和至少一个第二电路(2)，所述第一电路(1)接收所述参考信号(REF)和所述第一时钟信号(CLK-Q)，所述第二电路(2)，接收所述参考信号(REF)和所述第二时钟信号(CLK-I)，其中，所述第一和第二电路(1、2)各包括至少两个锁存器(10、11、20、21)和至少一个用于复用锁存器输出信号的复用器(12、22)，所述线性相位检测器包括第三电路(3)，所述第三电路(3)用于生成所述控制信号(UP、DOWN)中至少之一。
2.如权利要求1所述的线性相位检测器，其中，所述第三电路(3)包括锁存器(30)，所述锁存器(30)用于接收所述第一时钟信号(CLK-Q)和第二时钟信号(CLK-I)以及生成所述第一控制信号(UP)，所述第二电路(2)的所述锁存器之一(20)生成所述第二控制信号(DOWN)。
3.如权利要求2所述的线性相位检测器，其中，把所述参考信号(REF)提供给所述复用器(12、22)的至少一个控制输入端以及所述第一电路(1)和第二电路(2)的所述锁存器(10、11、20、21)的时钟输入端，把所述第一时钟信号(CLK-Q)提供给所述第一电路(1)的所述锁存器(10、11)的至少一个数据输入端，并且，把所述第二时钟信号(CLK-I)提供给所述第二电路(2)的所述锁存器(20、21)的至少一个数据输入端。
4.如权利要求1所述的线性相位检测器，其中，所述第三电路(3)包括第一逻辑电路(31、32)和第二逻辑电路(33、34)，所述第一逻辑电路(31、32)接收所述第一电路(1)的所述锁存器输出信号，以生成所述第一控制信号(UP)，所述第二逻辑电路(33、34)接收所述第二电路(2)的所述锁存器输出信号，以生成所述第二控制信号(DOWN)。
5.如权利要求4所述的线性相位检测器，其中，所述第一逻辑电路(31、32)包括至少一个第一EXOR门(31)和第二EXOR门(32)，所述第一EXOR门接收来自所述第一电路(1)的所述锁存器输出信号，所述第二EXOR门(32)接收来自所述第一EXOR门(31)和来自第三EXOR门(33)的输出信号，以生成所述第一控制信号(UP)，所述第二逻辑电路(33、34)至少包括所述第三EXOR门(33)和第四EXOR门(34)，所述第三EXOR门(33)接收来自所述第二电路(2)的所述锁存器输出信号，所述第四EXOR门(34)从所述第三EXOR门(33)和一个信源接收输出信号，以生成所述第二控制信号(DOWN)。
6.如权利要求5所述的线性相位检测器，其中，所述第一逻辑电路(31、32、35)包括第五EXOR门(35)，所述第五EXOR门(35)用于从所述第一EXOR门(31)和一个信源接收所述输出信号，以平衡所述第三电路(3)。
7.如权利要求6所述的线性相位检测器，其中，把所述参考信号提供给所述复用器(12、22)的至少一个控制输入端和所述锁存器(10、11、20、21)的时钟输入端，把所述第一时钟信号提供给所述第一电路(1)的所述锁存器(10、11)的至少一个数据输入端，并且，把所述第二时钟信号提供给所述第二电路(2)的所述锁存器(20、21)的至少一个数据输入端。
8.包括线性相位检测器的装置，所述线性相位检测器响应于至少一个参考信号(REF)以及至少一个第一(CLK-Q)和第二(CLK-I)时钟信号，用于生成至少一个第一(UP)和第二(DOWN)控制信号，并且包括至少一个第一电路(1)和至少一个第二电路(2)，所述第一电路(1)接收所述参考信号(REF)和所述第一时钟信号(CLK-Q)，所述第二电路(2)接收所述参考信号(REF)和所述第二时钟信号(CLK-I)，其中，所述第一和第二电路(1、2)各包括至少两个锁存器(10、11、20、21)和至少一个用于复用锁存器输出信号的复用器(12、22)，所述线性相位检测器包括第三电路(3)，所述第三电路(3)用于生成所述控制信号(UP、DOWN)中至少之一。
9.线性相位检测方法，响应于至少一个参考信号(REF)以及至少一个第一(CLK-Q)和第二(CLK-I)时钟信号，生成至少一个第一(UP)和第二(DOWN)控制信号，并且包括第一步骤，接收所述第一时钟信号(CLK-Q)；第二步骤，接收所述第二时钟信号(CLK-I)；第三步骤，接收所述参考信号(REF)；其中，所述方法包括第四步骤，锁存所述参考信号(REF)和所述时钟信号之一(CLK-Q)，并复用锁存的信号；第五步骤，锁存所述参考信号(REF)和所述时钟信号中的另一个(CLK-I)，并复用锁存的信号；第六步骤，生成所述控制信号(UP、DOWN)中至少之一。
10.用于线性相位检测的处理器程序产品，其响应于至少一个参考信号(REF)以及至少一个第一(CLK-Q)和第二(CLK-I)时钟信号，生成至少一个第一(UP)和第二(DOWN)控制信号，并且包括第一功能，接收所述第一时钟信号(CLK-Q)；第二功能，接收所述第二时钟信号(CLK-I)；第三功能，接收所述参考信号(REF)；其中，所述处理器程序产品包括第四功能，锁存所述参考信号(REF)和所述时钟信号之一(CLK-Q)，并复用锁存的信号；第五功能，锁存所述参考信号(REF)和所述时钟信号中的另一个(CLK-I)，并复用锁存的信号；第六功能，生成所述控制信号(UP、DOWN)中至少之一。
全文摘要
由于输入端和输出端之间的路径长度长以及很多操作，乘法器电路、解调器和接收机中所用的线性相位检测器具有的延时大，该线性相位检测器包括电路(1、2)，用于接收参考信号(REF)以及第一和第二时钟信号(CLK－Q、CLK－I)，以生成第一和第二(相位)控制信号(UP、DOWN)(认识)。通过为每个电路(1、2)提供两个平行的锁存器(10、11、20、21)和一个用于复用锁存器输出信号的复用器(12、22)，可以使它们更快(基本思想)。把所述复用器产生的(频率控制)信号提供给频率检测器，第三电路(3)生成所述(相位)控制信号(UP、DOWN)中至少之一。所述第三电路(3)包括锁存器(30)，用于生成所述第一(相位)控制信号(UP)，所述第二电路(2)的所述锁存器之一(20)生成所述第二(相位)控制信号(DOWN)。或者，所述第三电路(3)包括逻辑电路(31－34)，所述逻辑电路(31－34)包括四个EXOR门(31－34)。第五EXOR门(35)用于平衡所述第三电路(3)。
文档编号H03L7/089GK1768469SQ200480008364
公开日2006年5月3日 申请日期2004年3月22日 优先权日2003年3月28日
发明者米哈伊·A·T·桑杜尔伊努 申请人:皇家飞利浦电子股份有限公司