专利名称：使用了具有自旋相关转移特性的晶体管的可再构成的逻辑电路的制作方法
技术领域：
本发明涉及一种可对功能进行再构成的逻辑电路，更详细地说，涉及一种使用了在内部包含强磁性体并具有与强磁性体的磁化状态相关的转移特性的晶体管(以下，称为“自旋晶体管”)的可再构成的逻辑电路。
背景技术：
近年来，可由用户的程序进行功能的再构成(可再构或可再编程)的逻辑电路引人注目。例如，多使用以LSI技术实现了这种功能的现场可编程逻辑阵列(Field Programmable Logic Array(FPGA))(例如，参照S.Trimberger，Proc.IEEE 81(1993)1030.，S.Hauck，Proc.IEEE 86(1998)625.，和末吉敏则可编程逻辑器件，电子信息通信学会技术研究报告，Vol.101，No.633，(2002)17)。以往，FPGA一直被用于产品的试制或一部分有限的产品，但在最近，可改写交货期的速度和产品发货后的功能正引人注目，也可作为产品开发周期短的移动电话等便携式设备中的最终部件进行组装。另外，作为在每种运算中再构成硬件的新的结构的信息设备也正在进行研究。
FPGA的结构虽然有若干种，但其中多采用可较大规模化且柔性也高的SRAM真值表参照型(Look Up Table(LUT)(搜索表)方式)。该结构系将由可实现任意的函数的LUT构成的小规模的逻辑块配置成矩阵状，用可通过开关(例如通路晶体管)变更该块彼此之间的布线连接(参照图56(A))。
通过写入到LUT的寄存器的值和改写布线的开关来实现所希望的逻辑电路。逻辑块由用于采取与LUT同步的触发器(FF)构成(图56(B))。在LUT中包含用于使所给予的输入模式与地址对应的译码电路和用于将值存储到该地址的寄存器中的存储器(SRAM单元)。在图56(C)中示出了可实现2输入对称函数的LUT电路的例子。
SRAM是易失性存储器，一旦切断电源就失去存储信息。因此，为了保持数据，预先在外部准备非易失性存储器(例如闪速存储器)，在每次再接通电源时装载并使用该信息。
最近，作为根据与LUT方式的FPGA完全不同原理的可再构成的逻辑电路，正在进行将神经元MOS(以下，称为“νMOS”)结构应用于逻辑电路块的电路的研究(例如，参照T.Shibata和T.OhmiIEEE Trans.Electron Dev.ED-39(1992)1444，和IEEE Trans.Electron Dev.ED-40(1993)750.，以及泽田宏、青山一生、名古屋彰、中岛和夫对于将神经元MOS用于可变逻辑部的可再构成的器件的研讨，电子信息通信学会技术研究报告，Vol.99，No.481，(1999)79)。一旦使用νMOS，即可高效地实现对称函数。与LUT方式相比，虽然功能受到限定，但在逻辑设计中却多出现对称函数，由此引人注目。
图56是可实现2输入对称函数的逻辑电路的结构例的图。该逻辑电路具有采用了νMOS结构的3个前置倒相器201、203和205，以及采用了νMOS结构的1个主倒相器207。在成为输入部的前置倒相器中，通过多个相等的电容，输入多个数字值。另外，对各倒相器201、203、205和207而言，逻辑阈值不同，图中，示出了在记作Vk/n的情况下，向该倒相器的输入数为n，对于“1”逻辑电平，逻辑阈值为Vk/n。
A、B为输入，Ck(k＝0、1、2)为控制信号的输入。利用该Ck，对向主倒相器207的输入进行操作，从而实现了任意的对称函数。该电路的工作是，如假定Ck＝“1”，则仅仅在输入中“1”的数目为k个时，输出才为“0”，在除此以外的情况下，输出为“1”。例如，如假定C0＝C2＝“1”、C1＝“0”，则在“1”的数目为0个(A＝B＝“0”)和“1”的数目为2个(A＝B＝“1”)时，输出为“0”，在“1”的数目为1个(A或B＝“1”)时，输出为“1”的“异”逻辑电路。
以上说明过的FPGA的逻辑块有以下所述的问题。即，采用了LUT方式、νMOS的逻辑块具有特别涉及逻辑功能的易失性的课题。另外，即使涉及元件数目(占有面积)，也往往产生以下的课题。
首先，说明LUT方式的逻辑块的课题。对于LUT方式，电路的功能本身没有用于再构成逻辑的改写能力，寄存器的值仅供参照。由于将SRAM用于LUT，故存在来源于SRAM的易失性的问题。一旦切断电源，就丧失了LUT的内容即逻辑功能。在组装进产品的情况下，为了保持数据，需要在外部有增大的存储容量的非易失性存储器，不仅增大整个芯片的面积，而且加长电源再接通时的上升时间，也会影响到功耗。
另外，在逻辑块内部，例如，由于由多个晶体管构成SRAM单元，再由译码器和SRAM单元构成逻辑块，故需要多个元件(在2输入对称函数的情况下，例如如果是图56(C)的电路，就需要40个左右的晶体管)，从而也有逻辑块的占有面积变大的问题。
接着，说明采用了νMOS的逻辑块的课题。该逻辑块与LUT方式不同，可由控制信号改写电路的工作。在2输入的情况下，该逻辑块由元件数为8个的MOSFET和14个的电容器构成，与LUT方式相比，可以以一半左右的元件数构成同样的电路。但是，用于νMOS的电容器的占有面积并不小。另外，为了维持电路的功能，在使用中必须总是持续给予控制信号。还需要超出电源电压大小的控制信号和用于控制逻辑块的控制电路(控制器)。另外，由于不能非易失地存储功能，与LUT方式同样地在逻辑功能的非易失性保持方面存在问题。
发明内容
本发明的目的在于，以少的元件数实现非易失性地可再构成的电路，从而实现了电路的小型化和低功耗化。
在本发明的电路中，使用了具有与传导载流子的自旋方向或在晶体管内部所包含的强磁性体的磁化状态相关的转移特性的晶体管(以下，称为“自旋晶体管”)，在其输入部采用νMOS。通过控制自旋晶体管的磁化状态以改变晶体管的驱动力，对电路的工作点进行操作，并改写其功能。在改变元件的特性方面，这是基于完全靠硬件改写功能的新概念的电路。在可非易失性地保持逻辑功能和转换逻辑功能无需控制信号方面，与采用了仅仅是νMOS的逻辑块不同。并且，可由自旋晶体管中的强磁性体非易失性地存储电路的功能。通过采用本发明的逻辑电路，可解决FPGA中的上述课题。
现说明非易失性。电路的功能取决于自旋晶体管中所包含的强磁性体的磁化状态。从而，由于即使切断电源也不改变磁化状态，故可非易失性地保持逻辑功能。因此，在现有的FPGA中，在必要的外部的非易失性存储器之中，无需与逻辑块部有关部门的部分。由于这对于缩小芯片的尺寸是有利的，还无需用于装载逻辑功能的时间，故也可缩短上升所需的时间。
逻辑块中所包含的元件数在本发明的电路中由9～11个MOSFET和2个电容器构成，元件数减少到LUT方式的三分之一以下。即使与仅仅采用了νMOS的逻辑块相比，元件数也只有一半左右。由于外部的非易失性存储器可以仅涉及布线部，故在整体上与现有的电路相比，元件数变得非常少。
另外，作为用于选择连接逻辑块之间的布线的开关，也可使用自旋晶体管。特别是，通过采用下述的自旋MOSFET作为该开关，也可非易失性地存储逻辑块之间的相互布线。在此时，即使对于布线部，也不用非易失性存储器。作为用于开关的自旋MOSFET，除了增强型以外，也可使用耗尽型。还可使用由p沟道型和n沟道型自旋MOSFET构成的传输门。
按照本发明的一个观点，这是一种包含具有与传导载流子的自旋方向或在晶体管内部所包含的强磁性体的磁化状态相关的转移特性的自旋晶体管的电路，通过随着改变上述传导载流子的自旋方向或上述强磁性体的磁化状态而改变上述晶体管的转移特性，可提供能使工作点改变而再构成功能的电路。
在上述电路的输出端子上，连接A/D变换器，将输出端子中的模拟工作点变换为数字逻辑电平。另外，通过在上述A/D变换器中包含自旋晶体管，来设定可由自旋晶体管的磁化状态控制的阈值，从而也可再构成功能。
再有，也可用其它的转移特性可变的晶体管构成电路，以代替上述自旋晶体管。在此时，通过改变上述晶体管的转移特性，也可使工作点移动而再构成功能。再有，此处所谓的转移特性可变，是指可通过改变例如Vds或Vgs等偏压以外的物性量来非易失性地改变晶体管的转移特性。由此，在相同条件下，即使施加偏压，输出特性也不相同。这样的晶体管例如通过使用强磁性体或强电介质，或应用浮置栅技术(向浮置栅中注入载流子以改变阈值等)来实现。上述的自旋晶体管是这样的转移特性可变的晶体管之一。
图1(A)、(B)是分别表示本发明的电路的基本结构的方框图。
图2(A)是表示MOSFET型自旋晶体管(以下，成为“自旋MOSFET”)的结构例的图，图2(B)是表示νMOS(B)的结构例的图。
图3(A)是表示自旋MOSFET的理想化了的静态特性的图，图3(B)是漏电流与栅电压的依赖关系的图。
图4是表示图2(B)所示的νMOS晶体管的静态特性的图，是表示输入A、B数为字值的情况下的静态特性的图。
图5(a)、(b)、(c)是分别采用了E/E结构、E/D结构、CMOS结构的倒相器结构的“与”/“或”可再构成逻辑电路。
图6是表示将CMOS倒相器用于输入的“与非”/“或非”可再构成逻辑电路的结构例的图。
图7是表示采用了耗尽型的n沟道型自旋MOSFET的“与”/“或”电路的图。
图8是表示采用了耗尽型的n沟道型自旋MOSFET的“与”/“或”电路的工作曲线的图。
图9是表示采用了耗尽型的n沟道型自旋MOSFET的“与”/“或”电路的真值表。
图10是表示在图7所示的电路中加了“同”功能的电路的图。
图11是表示图10所示的电路的第1工作的图。
图12是说明“与”/“或”功能的图，图12(A)是表示工作曲线的图，图12(B)是表示“或”电路的图，图12(C)是表示“与”电路的真值表的图。
图13是表示“同”功能的工作曲线(A)和真值表(B)的图。
图14(A)是表示图10所示的电路的第3工作的图，图14(B)是其真值表。
图15是表示可再构成全部的2输入对称函数的电路的电路结构的图。
图16(A)是表示阈值可变倒相器的电路结构的图，图16(B)是表示其工作例的图。
图17是将通常的CMOS倒相器的阈值作为pMOS的β与nMOS的β之比的函数而绘制的图。
图18是表示“与”/“或”电路的电路结构例的图。
图19是图18所示的电路的第1工作(A)和真值表(B)。
图20是图18所示的电路的第2工作(A)和真值表(B)。
图21是表示“与”/“或”电路的电路结构例的图。
图22(A)是表示图21中的可变阈值倒相器的特性的图，图22(B)是真值表。
图23是与图22(A)、(B)对应的图，是表示使阈值改变时的工作和真值表的图。
图24是表示“与”/“或”/“同”电路的电路结构例的图。
图25是表示图24所示的电路的Vin_n的工作曲线的图。
图26(A)是表示图24所示的电路的第1工作的图，图26(B)是真值表。
图27(A)是表示图24所示的电路的第2工作的图，图27(B)是真值表。
图28(A)是表示图24所示的电路的第3工作的图，图28(B)是真值表。
图29(A)是表示图24所示的电路的第4工作的图，图29(B)是真值表。
图30是表示“与”/“或”/“异”/“同”电路的结构例的图。
图31是表示图30所示的电路的Vin_p的工作点的工作的图。
图32(A)是表示图30所示的电路的第1工作的图，图32(B)是其真值表。
图33(A)是表示图30所示的电路的第2工作的图，图33(B)是其真值表。
图34(A)是表示图30所示的电路的第3工作的图，图34(B)是其真值表。
图35(A)是表示图30所示的电路的第4工作的图，图35(B)是其真值表。
图36是表示采用了自旋MOSFET的可再构成逻辑电路的结构例的图。
图37是表示“与非”/“或非”电路的电路结构例的图。
图38是表示图37所示的电路工作点和倒相器的特性的图。
图39是图37所示的电路的真值表。
图40是表示“与非”/“或非”/“同”电路的电路图。
图41是表示图40所示的电路的Vin_n的工作点的图。
图42(A)是表示图40所示的电路的第1工作的图，图42(B)是其真值表。
图43(A)是表示图40所示的电路的第2工作的图，图43(B)是其真值表。
图44是表示“与非”/“或非”/“同”/“异”电路的电路图。
图45是表示图44所示的电路的Vin_p的工作点的图。
图46(A)是表示图44所示的电路的第1工作的图，图46(B)是其真值表。
图47(A)是表示图44所示的电路的第2工作的图，图47(B)是其真值表。
图48是表示“与非”/“或非”电路的结构例的图(E/E结构)。
图49是表示图48所示的电路的工作的图。
图50是表示图48所示的“或非”电路和“与非”电路的真值表。
图51(A)是表示“与非”/“或非”/“同”电路的结构例的图，图51(B)是表示Vin_n的工作点的图。
图52(A)是表示图51(A)所示的电路的第1工作的图，图52(B)是图52(A)的真值表。
图53(A)是表示图51(A)所示的电路的第2工作的图，图53(B)是图53(A)的真值表。
图54(A)是表示图51(A)所示的电路的第3工作的图，图54(B)是图51(A)的真值表。
图55是表示可再构成全部的2输入对称函数的电路的电路结构的图。
图56是表示可实现2输入对称函数的逻辑电路的结构例的图。
图57(A)是将由可实现任意的函数的LUT和存储元件构成的小规模的逻辑块配置成矩阵状，并通过开关(例如通路晶体管)用可变更的布线连接该块彼此之间的电路，图57(B)是由用于采取与LUT同步的触发器(FF)构成的电路，图57(C)是可实现2输入对称函数的LUT电路的例子。
具体实施例方式
首先，参照图1(A)、(B)对本发明的电路的基本结构进行说明。如图1(A)、(B)所示，本发明的电路以下述各构件作为主要结构因素端子Vm(以下，也用“Vm”作为端子名，但有时也用作其电位)；用于对该端子Vm中的寄生电容和下一级的输入电容充电的电路组P；用于放电的电路组Q；以及将模拟电压Vm放大为数字逻辑电平的A/D变换器。Vm由输入信号A、B的值决定，并且与下一级的电路无关地进行决定。
如图1(A)所示，电路组P和电路组Q之中的至少一方包含自旋晶体管，可由自旋晶体管的磁化状态控制电流驱动能力。因此，即使输入A、B为相同值，也取随自旋晶体管的磁化状态而异的Vm。通过用具有某恒定的逻辑阈值的A/D变换器将由自旋晶体管的磁化状态产生的Vm的变化放大成数字逻辑电平，成为可再构成的逻辑电路。或者，利用使采用了自旋晶体管的逻辑阈值可变的A/D变换器，也能够构成可再构成逻辑电路。
图1(B)所示的电路采用对输入相等加权的2输入的νMOS结构。在对称函数中，由于输入信号A、B没有必要被各自区别开来，故通过采用相等加权的2输入的νMOS结构，可高效地将这些输入信号输入到电路组中。在有必要区别A与B的情况下，可通过在A和B中改变输入电容的加权来实现。
本发明的电路是在其内部包含强磁性金属等强磁性体，并使用了可由传导载流子的自旋方向或强磁性体的磁化状态来控制转移特性的自旋晶体管的非易失性的可再构成的电路，主要是逻辑电路。使用自旋晶体管以很少的元件数可实现2输入的对称函数。
首先，说明自旋晶体管。自旋晶体管是具有可由磁场等独立控制磁化方向的强磁性体(自由层)和固定了磁化方向的强磁性体(固定层)至少各一个，通过改变自由层的磁化方向可使自由层与固定层的相对的磁化状态成为平行磁化或逆平行磁化的晶体管。
在自旋晶体管中，可利用与自旋相关散射、自旋相关隧道效应、自旋过滤效应等的载流子的自旋方向和强磁性体的磁化方向相关的传导现象来实现与晶体管内的磁化状态对应的输出特性。从而，在自旋晶体管中，即使在同一偏压下，可利用在自旋晶体管内所包含的自由层与固定层的相对的磁化方向来控制晶体管的转移特性。
以下，以MOSFET型自旋晶体管(以下，称为“自旋MOSFET”)为例，说明自旋晶体管。虽然包含与自旋相关的传导现象，但晶体管工作却基于与通常的MOSFET相同的工作原理，特别是可用缓变沟道近似来表现其输出特性。
图2(A)是表示自旋MOSFET的结构例的图。如图2(A)所示，自旋MOSFET(A)在半导体(衬底)1上形成，除了源电极3和漏电极5用强磁性体形成以外，包括在栅绝缘膜11上形成栅电极7在内，均具有与通常的MOSFET相同的结构。以下，将强磁性体的源电极和强磁性体的漏电极分别简称为强磁性源3和强磁性漏5。再有，在图中，FM表示强磁性金属，而用其它导电性强磁性体，也能构成源或漏。
强磁性源3起着向在半导体1中的栅下所形成的沟道内注入自旋极化载流子的自旋注入剂的作用。另外，强磁性漏5起着将向沟道内所注入的自旋方向作为电信号检测的自旋解析剂的作用。在将强磁性金属(FM)用作强磁性体的情况下，采用与半导体(衬底)1的肖特基结形成强磁性源3和强磁性漏5。通过对栅电极7施加栅电压，经肖特基势垒从强磁性源3向沟道注入自旋极化载流子。
所注入的自旋极化载流子通过沟道抵达强磁性漏5(为了简单起见，忽略了注入到沟道内的自旋极化载流子与栅电场相关的Rashba效应)。在源与漏之间具有平行磁化的情况下，注入到强磁性漏5中的自旋极化载流子不受自旋相关散射的影响，成为漏电流，而在具有逆平行磁化的情况下，在强磁性漏5中却受到自旋相关散射的阻力。从而，在该自旋MOSFET中，电流驱动力随源与漏之间的相对的磁化方向而异。
在图3(A)和图3(B)中，示出了自旋MOSFET的理想化了的静态特性。在阈值以下的栅电压(Vgs＜Vth)的作用下，与通常的MOS晶体管的情况同样地，自旋MOSFET为截止状态。这与自旋MOSFET的磁化状态无关。如施加阈值以上的栅电压(Vgs＝Vgs1＞Vth)，则自旋MOSFET为导通状态，而即使是施加了相同的栅电压的情况，所流过的漏电流Id也随自旋MOSFET内所包含的强磁性体的磁化状态而异。在平行磁化的情况下，有大的漏电流Idt↑↑流过，在逆平行磁化的情况下，只流过小的漏电流Id↑↓。如假定自旋MOSFET的漏电流可用与通常的MOSFET同样的增益系数来表现，则此事意味着，在平行磁化的情况下，增益系数大，在逆平行磁化的情况下，增益系数小。以下，引入表示自旋MOSFET和MOSFET的增益系数的相对的参数β。即，如假设电路中所包含的自旋MOSFET和MOSFET的增益系数为βG1、βG2、…、βGN(分别定义在自旋MOSFET中平行磁化和逆平行磁化的增益系数)，用1个增益系数βG1，将各自旋MOSFET和MOSFET的增益系数写作βG1＝β1βG1、βG2＝β2βG1、βG3＝β3βG1、…、βGN＝βNβG1。应用该系数β1(＝1)、β2、…、βN表现各晶体管之间的增益系数的大小关系。另外，虽然用适当的数字表现出各β1、β2、…、βN的大小关系，但该数值只是用于表现β的大小关系的示例，这些数值本身并不能限定本发明。此外，这些β1、β2、…、βN的大小关系也包含自旋MOSFET的输出特性不能用通常的MOSFET的输出特性表现的情况，假定例示出对MOSFET和自旋MOSFET施加相同的偏压时的输出电流的大小关系。
接着，参照图2(B)和图4说明νMOS结构。如图2(B)所示，采用了νMOS结构的MOSFET(B)具有对半导体11形成的源13和漏15；隔着栅绝缘膜20的浮置栅电极21；以及被分割了的2个栅电极17a和17b。如上所述，输入到νMOS的栅17a和17b，例如，通过栅电极和浮置栅的输入电容输入到图的A和B。可通过改变该栅电极与浮置栅之间的大小，对输入加权。此处，以全部输入电容均相等的情况为例进行说明。
在图2(B)所示的2输入的νMOS结构中，浮置栅21的电位Vfg在可忽略栅电容的情况下通过电容的耦合作用成为Vfg＝(A+B)/2，用输入的平均值表示。同样，在2输入以上的多输入(在n输入(n＞2))的情况下，对于νMOS而言，可认为n输入的平均与输入到浮置栅的情况等效。在图4中示出了输入A、B为数字值的情况的静态特性。输入为模拟值亦可。如图4所示，在A＝B＝“0”的情况下，几乎不流过漏电流Id。在A＝B＝“1”的情况下，有漏电流Id流过。仅在A或B之中的一方为“1”的情况下，流过施加了上述情况的大约一半的栅电压时的漏电流。在对称函数中，由于无需分别区别输入信号A、B，故通过采用相等加权的2输入νMOS，可高效地输入到电路组中。
作为采用了νMOS结构的输入、电路组P和电路组Q的电路结构，如果采用由自旋MOSFET和MOSFET构成的E/E结构、E/D结构、CMOS结构的倒相器结构，则可实现“与”/“或”可再构成逻辑电路。图5(a)、(b)、(c)是分别采用了E/E结构、E/D结构、CMOS结构的倒相器结构的“与”/“或”可再构成逻辑电路。以下，使用标以箭头的晶体管标记来表示自旋MOSFET(下同)。在图中，自旋MOSFET被用于E/E结构、E/D结构、CMOS结构的倒相器的有源负载(Q2)中，但驱动器(Q1)为自旋MOSFET亦可。另外，有源负载(Q2)和驱动器(Q1)双方均为自旋MOSFET亦可。输入的νMOS结构在E/E结构、E/D结构中用于驱动器(Q1)侧。在CMOS结构中，采用为Q2和Q1所共有的浮置栅来实现输入的νMOS结构。另外，输出级的倒相器用于将Vm中的输出划分为“1”和“0”的逻辑电平。即，该倒相器起AD变换器的作用。图5的有源负载Q2构成电路组P，驱动器Q1构成电路组Q。通过将作用在图5的电路的Vm上以控制Vm的电位的其它电路附加到电路组P和电路组Q中，可实现复杂的可再构成的逻辑电路。
另外，如图6所示，不用电容器的电容耦合而将多个CMOS倒相器用于输入，也可实现与νMOS结构相同的工作。但是，在此时，却输出将图5的逻辑函数反转的逻辑函数。
接着，参照附图对本发明的第1实施方式的可再构成的逻辑电路进行说明。在本实施方式的逻辑电路中，用自旋MOSFET置换采用了增强型MOSFET和耗尽型MOSFET的所谓E/D结构倒相器的电路的驱动器或有源负载。在置换驱动器的情况下，采用增强型的自旋MOSFET；在置换有源负载的情况下，采用耗尽型的自旋MOSFET。输入的νMOS结构被用于倒相器。输出级的倒相器以通常的CMOS倒相器性能最佳，但也可使用其它的E/D结构等其它结构的倒相器。
在E/E结构中，负载曲线可用驱动器中所产生的电压来改变，但如果用E/D结构，则由于有源负载的负载曲线达到饱和，故可增大逻辑容限。
1)“与”/“或”电路参照图7至图9，说明采用了耗尽型的n沟道型自旋MOSFET的“与”/“或”电路。在图7中，Tr1是耗尽型的n沟道型自旋MOSFET，在逆平行磁化和平行磁化的情况下，假定可分别取βn1＝1或10。由于将Tr1的源与栅短路，故如图8的实线所示，可得到对Vm饱和的负载曲线。Tr2的输入用νMOS结构，其工作如图8的虚线所示。图9(A)和图9(B)是该电路的真值表。另外，其工作的细节汇总于表1。
表1
在作为“或”电路工作的情况下，预先使自旋MOSFET逆平行磁化以处于电流驱动能力小的βn1＝1的状态。此处，在A＝B＝“0”时，工作点Vm从图8可知成为V0，故输出Vout被反相并放大，成为“0”。在A或B＝“1”(以下，将(A、B)＝(“1”、“0”)或(A、B)＝(“0”、“1”)简称为“A或B＝“1””)时，工作点Vm成为VP，故输出Vout成为“1”。在A＝B＝“1”时，工作点Vm成为VQ，故输出Vout成为“1”。
在作为“与”电路工作的情况下，使自旋MOSFET平行磁化以处于电流驱动能力大的βn1＝10的状态。此处，在A＝B＝“0”时，工作点Vm成为V0，故输出Vout成为“0”。在A或B＝“1”时，工作点Vm成为VR，故输出Vout成为“0”。在A＝B＝“1”时，工作点Vm成为VS，故输出Vout成为“1”。
2)“与”/“或”/“同”电路图10示出了在图7所示的电路中添加了“同”功能的电路。“同”在A或B＝“0”和A＝B＝“1”时其输入输出关系与“与”相等，在A＝B＝“0”时成为Vout＝“1”(Vm＝“0”)的电路作为Q组被追加进去。Tr3～Tr5是其追加部分。构成倒相器的Tr3和Tr4起电平移位器的作用。如图11所示，只在A＝B＝“0”时Tr5才导通(成为导通状态)。Tr5是自旋MOSFET，但βn5随磁化状态的变化被设定为比Tr1的βn1的变化大，例如在逆平行磁化和平行磁化的每一种中，βn5＝0.5或50。在平行磁化的情况下，βn5＝50，有足够大的电流(Id_high)流过，而在逆平行磁化的情况下，βn5＝0.5，电流值(Id_low)非常小。图12(A)至图14(B)表示各β中的工作点Vm。实线为流过Tr2与Tr5的电流之和，假定Id_low可忽略。在表2中汇总了βn1、βn5与电路功能的关系。
表2
首先，参照图12说明“与”/“或”功能。如果使Tr5逆平行磁化以处于电流驱动能力极小的状态(βn5＝0.5)，则可忽略流过的电流Id_low，从而这部分视作开路。因此，可成为与图7所示的电路同样的电路，保持“与”(图12(C))/“或”(图12(B))功能。
其次，参照图13(A)、(B)说明“同”功能。预先使Tr5平行磁化以处于电流驱动能力高的状态(βn5＝50)，使Tr2与“与”相同地进行平行磁化(βn1＝10)。在A＝B＝“1”、A或B＝“1”时，如上所述，Tr5等效于开路，从而进行与“与”相同的工作。在A＝B＝“0”时，借助于Tr5的电流Id_high使Vm放电，得到Vm＝V↑＜Vinv、Vout＝“1”。此外，如果预先使Tr1逆平行磁化(βn1＝1)、使Tr5平行磁化(βn5＝50)，则对全部输入，Vout＝“1”(图14(A)、(B))。本电路的特征在于，工作点Vm均接近于0V或Vdd，逻辑容限变大。
3)“与”/“或”/“同”/“与非”/“或非”/“异”功能在图15所示的电路中，在输出端再追加一级倒相电路。该电路的工作的细节如表3所示。基本上与图10所示的电路相同，但借助于Vout及其反相输出，可实现全部2输入对称函数。
表3 其次，参照附图对本发明的第2实施方式的可再构建的逻辑电路进行说明。本实施方式的逻辑电路可通过使CMOS结构倒相器的n沟道型MOSFET和p沟道型MOSFET中的某一方为自旋MOSFET，或者使双方均为自旋MOSFET而构成。将用于输入的νMOS结构构成为n沟道器件和p沟道器件共用的浮置栅。输出级的倒相器可以是CMOS结构的通常的倒相器。
按照本发明的实施方式，与E/D结构同样地，工作曲线达到饱和，从而可增大逻辑容限。另外，对低功耗化是有效的。
1)阈值可变倒相器图16(A)是逻辑阈值可变的倒相器的电路图。是将通常的CMOS倒相器的n沟道型MOSFET和p沟道型MOSFET置换为p沟道型自旋MOSFET的电路。此处，将p沟道型自旋MOSFET的电流驱动能力在逆平行磁化和平行磁化的情况的每一种中定为βpinv＝1或10，n沟道型自旋MOSFET的电流驱动能力为1与10之间的值。图16(A)所示的倒相电路中的逻辑阈值随β的组合而变化。例如，在图16(B)是表示将βninv固定而βpinv＝1或10的情况下的两自旋MOSFET的特性的图。虽然输入是恒定的，但输出Vout在βpinv＝1时为VL，即低电平，在βpinv＝10时为VH，即高电平。这样，输出Vout因p沟道型自旋MOSFET的电流驱动能力而异。较为定量地可以如以下那样说明。
可与通常的CMOS倒相器同样地考虑图16(A)所示的倒相电路。此时，在逻辑阈值附近，p沟道型自旋MOSFET、n沟道型自旋MOSFET均在饱和区工作。在流过n沟道与p沟道的自旋MOSFET的漏电流Id相等的条件下，解方程，得到下式。
式1Vinv=Vdd-|Vthp|+Vthnβinv1+βinv,]]>其中βinv=βninvβpinv]]>此处，Vdd＝3.3V、Vthn＝|Vthp|＝0.5V，以逻辑阈值Vinv作为驱动力之比βinv＝βninv/βpinv的函数，在图17上作图。如图17所示，可取与βinv＝0.1、1、10对应的逻辑阈值。
2)“与”/“或”图18示出图16所示的使用了阈值可变倒相器的“与”/“或电路。如图18所示，“与”/“或”电路由2级倒相器构成，输入侧是阈值可变倒相器，输出侧是通常的倒相器(阈值Vinv2＝Vdd/2)。图19(A)和图19(B)示出图18所示的电路的工作特性。实线是Tr1的特性，虚线是Tr2的特性。表4将本电路的工作的详情汇总在一起。
表4
2-1)“或”参照图19(A)和图19(B)说明“或”电路。在作为“或”电路发挥功能的情况下，在图18所示的电路中，将Tr1设定为逆平行磁化(βp1＝1)，将Tr2设定为平行磁化(βn2＝10)。根据图19(A)，在A＝B＝“0”时，工作点Vm成为V0，从而输出Vout反相并放大，成为“0”。在A或B＝“1”时，工作点Vm成为Vp，输出Vout成为“1”。在A＝B＝“1”时，工作点Vm成为VQ，输出成为“1”。
2-2)“与”参照图20(A)和图20(B)说明“与”电路。将Tr1设定为平行磁化(βp1＝10)，将Tr2设定为逆平行磁化(βn2＝1)。在A＝B＝“0”时，工作点Vm成为V0，从而输出Vout反相并放大，成为“0”。在A或B＝“1”时，工作点Vm成为VR，输出Vout成为“0”。在A＝B＝“1”时，工作点Vm成为VQ，输出成为“1”。
再有，如图21至图23所示，也可考虑以输入侧的阈值可变倒相器(由Tr1和Tr2构成的倒相器)的阈值Vinv1为基准。以下说明该情况下的工作。
2-3)“或”在图21所示的电路中，如果将Tr1设定为逆平行磁化(βp1＝1)，将Tr2设定为平行磁化(βn2＝10)，则如图22(A)所示，逻辑阈值为Vinv1＝Vinv1_low＜Vdd/2。如图22(A)、(B)所示，在A＝B＝“0”时，Vfg＝0，从而Vm＝V0＝“1”，Vout＝“0”。在A或B＝“1”时，Vfg＝Vdd/2＞Vinvl_low，从而Vm＝VP＝“0”，Vout＝“1”。在A＝B＝“1”时，由于Vfg＝Vdd，故Vm＝VQ＝“0”，Vout＝“1”。
2-4)“与”在图21所示的电路中，如果将Tr1设定为平行磁化(βp1＝10)，将Tr2设定为逆平行磁化(βn2＝1)，则如图23(A)所示，逻辑阈值为Vinvl＝Vinv1_high＞Vdd/2。在A＝B＝“0”时，Vfg＝0，从而Vm＝V0＝“1”，Vout＝“0”。在A或B＝“1”时，Vfg＝Vdd/2＜Vinv1_low，从而Vm＝VR＝“1”，Vout＝“0”。在A＝B＝“1”时，由于Vfg＝Vdd，故Vm＝VQ＝“0”，Vout＝“1”。
3)“与”/“或”/“同”在图24中示出了“与”/“或”/“同”电路。其工作原理与图10的情形一样。“同”在A＝B＝“1”以及A或B＝“1”时的输入输出关系与“与”相同，只有在A＝B＝“0”时与“与”不同，只要Vout＝“1”(Vm＝“0”)即可。该功能可通过将由Tr3、Tr4、Tr5(n沟道型自旋MOSFET)构成的电路加入到电路组Q中来实现。在由Tr3、Tr4构成的倒相器(电平移位器)中，设计成阈值Vinv3低于Vdd/2。因此，只有在A＝B＝“0”时，Vin_n＝“1”，Tr5导通。该Tr5的平行磁化和逆平行磁化中的电流驱动能力βn5的变化比Tr1、Tr2的情形要大，得到βn5＝0.5(逆平行磁化)或50(平行磁化)。如果是平行磁化(βn5＝50)，则有足够大的电流(Id_high)流过，如果是逆平行磁化(βn5＝0.5)，则电流值(Id_low)非常小(参照图25的上下的图)。
其详细的工作汇总于表5中。
表5
3-1)“与”/“或”(参照图26(A)、(B)、图27(A)、(B))如果将Tr5设定为逆平行磁化(βn5＝0.5)，则由于可忽略其电流(Id_low)，将Tr5视作开路，故与图18的“与”/“或”电路等效。
3-2)“同”(参照图29(A)、(B))将Tr5设定为平行磁化(βn5＝50)，倒相器部分与“与”相同，将Tr1设定为平行磁化(βp1＝10)，将Tr2设定为逆平行磁化(βn2＝1)。在A＝B＝“1”、A或B＝“1”时，由于Tr5等效于开路，故进行与“与”相同的工作。在A＝B＝“0”时，Vm因Tr5的Id_high而放电，Vm＝VS＜Vinv2，从而Vout＝“1”。再有，如果使Tr1为逆平行磁化(βp1＝1)，使Tr2为平行磁化(βn2＝10)，使Tr5为平行磁化(βn5＝50)，则对全部的输入模式，Vout＝“1”(参照图28(A)、(B))。
通过将倒相器加到图24所示的电路的输出端，可实现全2输入对称函数，而通过将电路新加入到电路组P中，示出了实现全2输入对称函数的方法。
4)“与”/“或”/“同”/“异”在图30中示出了“与”/“或”/“同”/“异”电路。“异”在A＝B＝“1”以及A或B＝“1”时的输入输出关系与“或”相同，只有在A＝B＝“1”时不同，Vout＝“0”。因此，只要在A＝B＝“1”时添加使Vout＝“0”(Vm＝“1”)这样的电路即可。通过互补地采用Tr6、Tr7、Tr8(p沟道型自旋MOSFET)与Tr3、Tr4、Tr5(n沟道型自旋MOSFET)，可加入“异”功能。由Tr6、Tr7构成的倒相器被设计成阈值Vinv4高于Vdd/2。因此，只有在A＝B＝“1”时，Vin_p＝“0”，Tr8导通(图31)。
该Tr8的平行磁化和逆平行磁化中的电流驱动能力βp8的变化比Tr1、Tr2的情形要大，在逆平行磁化的情况下，βp8＝0.5，在平行磁化的情况下为50。如果是平行磁化(βp8＝50)，则有足够大的电流(Id_high)流过，而如果是逆平行磁化(βp8＝0.5)，则电流值(Id_low)非常小。在图32(A)、(B)和图33(A)、(B)中，示出了Tr8为平行磁化(βp8＝50)、Tr5为逆平行磁化(βn5＝0.5)时的工作点Vm。实线是流过Tr1和Tr8的电流之和，虚线是流过Tr2和Tr5的电流之和。再有，Id_low予以忽略。
其详细的工作如表6所示。
表6
4-1)“与”/“或”/“同”在图30的电路中，如果预先使Tr8逆平行磁化(βp8＝0.5)，则可忽略流过Tr8的电流，将Tr8的部分视作开路。因此，与图24的电路等效地，通过改变Tr1、Tr2、Tr5的磁化状态(电流驱动能力βp1、βn2、βn5)，可使之具有“与”/“或”/“同”功能。
4-2)“异”(图32(A)、(B))预先使Tr8平行磁化(βp8＝50)，除此以外与“或”的情形相同，将Tr1设定为逆平行磁化(βp1＝1)，将Tr2设定为平行磁化(βn2＝10)，将Tr5设定为逆平行磁化(βn5＝0.5)。在A＝B＝“0”、A或B＝“1”时，Tr8为开路，进行与“或”相同的工作。在A＝B＝“1”时，Vm被Tr8的Id_high充电，Vm＝Vt＞Vinv_2，从而Vout＝“0”。此外，如果预先使为平行磁化(βp1＝10)，使Tr2为逆平行磁化(βn2＝1)，使Tr5为逆平行磁化(βn5＝0.5)，使Tr8为平行磁化(βp8＝50)，则对全部的输入模式，Vout＝“0”(图33(A)、(B))。
5)“与”/“或”/“同”/“异”/“与非”/“或非”可以与图15的情形同样地将倒相器加入到图24的电路的输出端而构成，但也可用图30的电路来实现。图30中的Tr5只有在A＝B＝“0”时才有功能，Vm＝“0”。另外，Tr8只有在A＝B＝“1”时才有功能，Vm＝“1”。考虑到这一点后，“与非”/“或非”即可用图30的电路实现。
在图30所示的电路中，将Tr5和Tr8均为平行磁化(βn5＝βp8＝50)的情形的工作点如图33和图34所示。将其工作汇总于表7中。
表7
5-1)“与”/“或”如果使Tr5逆平行磁化(βn5＝0.5)，使Tr8逆平行磁化(βp8＝0.5)，则由于Tr5、Tr8均开路，故与图28的电路等效。
5-2)“同”如果使Tr5平行磁化(βn5＝50)，使Tr8逆平行磁化(βp8＝0.5)，则由于Tr8开路，故与图24的电路等效。
5-3)“异”如果使Tr5逆平行磁化(βn5＝0.5)，使Tr8平行磁化(βp8＝50)，则与图32(A)、(B)等效，得到“异”。
5-4)“与非”(参照图34(A)、(B))将Tr1设定为逆平行磁化(βp1＝1)，将Tr2设定为平行磁化(βn2＝10)，将Tr5设定为平行磁化(βn5＝50)，将Tr8设定为平行磁化(βp8＝50)。在A＝B＝“0”时，由Tr5放电，Vm＝Vt＜Vinv2，Vout＝“1”。在A或B＝“1”时，由于Vm＝VP＜Vinv2，故Vout＝“1”。在A＝B＝“1”时，由Tr8充电，Vm＝VU＞Vinv2，从而Vout＝“0”。
5-5)“或非”(参照图35(A)、(B))
使Tr5平行磁化(βp1＝10)，使Tr2逆平行磁化(βn2＝1)，使Tr5平行磁化(βn5＝50)，使Tr8平行磁化(βp8＝50)。在A＝B＝“0”时，由Tr5放电，Vm＝VS＜Vinv2，故Vout＝“1”。在A或B＝“1”时，由于Vm＝VR＞Vinv2，故Vout＝“0”。在A＝B＝“1”时，由Tr8充电，Vm＝VV＞Vinv2，故Vout＝“0”。
在图30的电路中，元件数如下MOSFET为10，电容器为2。本电路可用CMOS结构实现，故电路的布局也可做到非常紧凑。
图36是将采用了自旋MOSFET的CMOS结构倒相器进行2级连结的电路。第1级和第2级倒相器分别具有νMOS结构的输入。对输入A和B设定相等的加权。第2级倒相器也以A和B为输入，第1级的输出Vm1也输入到第2级倒相器。但是，在第2级倒相器中，虽然对输入A和B的电容(CA和CB)的加权相等，但A(及B)和Vm1的电容的加权却不同。例如，如果以Vm1的输入的电容为Cm1，则必须有3Cm1＝CA(＝CB)的关系。在本逻辑电路中，通过改变Q1、Q2、Q4的磁化状态，可改写逻辑功能。用Vm1可实现“或非”和“与非”的逻辑功能，用Vm2可实现“同”、“异”、“与”、“或”、全“1”、全“0”的逻辑功能。但是，由于用Vm1Vm2后根据逻辑功能的不同，逻辑振幅往往达不到“0”电平或“1”电平，故最好在各自的输出端在进入CMOS倒相器等之前将信号放大。但是，此时逻辑功能要反转。另外，Q2也可用自旋MOSFET。
接着，作为参考例，参照附图对第2CMOS结构的逻辑电路进行说明。在本逻辑电路中，将阈值可变倒相器用作输出级的倒相器，构成可改写的逻辑电路。逻辑阈值Vinv用2值(将其定为Vinv_high、Vinv_low)是足够的，例如，采用包含通常的nMOS和p沟道型自旋MOSFET的倒相器。本倒相器具有作为将模拟电压(以下叙述的“1/2”)放大至数字逻辑电平(“0”或“1”)的A-D变换器的功能，但也可控制阈值。将以图6所示的νMOS为输入的E/E、E/D、CMOS倒相器的自旋MOSFET作为通常的MOSFET，可通过将输出的AD变换器作为该逻辑阈值可变倒相器来实现。此处，作为参考例示出了另外的电路。
1)“与非”/“或非”
图37是表示“与非”/“或非”电路的结构例的图。与图48所示的电路的不同点并非由自旋MOSFET改变Vm的值，而是改变倒相器中放大至逻辑电平时的阈值。即，如图38所示，图37所示的逻辑电路的负载曲线(νMOS的特性)为1条，工作点仅为V0、VP、VQ，通过使逻辑阈值Vinv在A或B＝“1”时的工作点VP之上(Vinv_high)，或在VP之下(Vinv_low)，改变工作点，以变更功能。假定该Vinv_low与Vinv_high之间的区域为“1/2”。图39示出真值表，表8示出上述电路的详细工作。
表8
在A＝B＝“0”时，Vm＝V0＜Vinv_low、Vinv_high，通过倒相器，得到Vout＝“1”。在A＝B＝“1”时，Vm＝VQ＜Vinv_low、Vinv_high，通过倒相器，得到Vout＝“0”。再有，以上的输出与倒相器的逻辑阈值Vinv无关。在A或B＝“1”时，如果Vinv_low＜VP＜Vinv_high，Vinv＝Vinv_low，则Vout＝“0”，从而在“异”电路中，如果Vinv＝Vinv_high，则Vout＝“1”，从而得到“与非”电路。
2)“与非”/“或非”/“异”图40示出“与非”/“或非”+“同”电路。图41示出其工作点。其工作原理与图50～图54相同，对“或非”而言，在A＝B＝“1”时，Vout＝“1”(由此，Vm＝“0”)的电路是Tr3、Tr4、Tr5(n沟道自旋MOSFET)。该Tr5处于驱动力高的状态(βn5＝10)和低的状态(βn5＝1)。其工作的详情如表9所示。
表9
2-1)“与非”/“或非”(参照图42(A)、(B))在图40中，如果使Tr5处于βn5＝1的状态，则由于可忽略其漏电流Id_low，故可视作开路，与图37的“与非”/“或非”电路等效。
2-2)“同”(参照图43(A)、(B))在图45中，预先使Tr5为βn5＝10，使倒相器的阈值与“或非”相同，为Vinv_low。在A＝B＝“0”、A或B＝“1”时，如上所述，由于Tr5等效于开路，故进行与“或非”相同的工作。在A＝B＝“1”时，Vm被Tr5的Id_high放电，得到Vm＝VR＜Vinv_low、Vout＝“1”。
此外，如果预先使βn5＝10，且有Vinv_high，则对全部的输入，得到Vout＝“1”。
3)“与非”/“或非”/“同”/“异”在图44中示出了“与非”/“或非”/“同”/“异”电路。“异”在A＝B＝“1”以及A或B＝“1”时的输入输出关系与“与非”相同，只有在A＝B＝“0”时不同，Vout＝“0”。只要在A＝B＝“0”时添加使Vout＝“0”(因此，Vm＝“1”)这样的电路即可。通过互补地采用p沟道型的Tr6、Tr7、Tr8(p沟道型自旋MOSFET)与n沟道型的Tr3、Tr4、Tr5(n沟道型自旋MOSFET)，可加入“异”功能。该Tr8处于驱动力高的状态(βp8＝10)和低的状态(βp8＝1)。Tr6、Tr7的源跟随器是正的电平移位器，只有在A＝B＝“0”时，Tr8才导通。
图45表示Tr6和Tr7的工作特性，Vin_p由其决定。由于A＝B＝“1”的工作点VD、A或B＝“1”的工作点VE均大于Tr8的阈值，故没有电流流过，等效于开路。只有在A＝B＝“0”的VF时，Tr8才导通(如果其阈值大于Vdd/2的p沟道型自旋MOSFET可集成，则无需Tr6、Tr7，只要将Vfg节点直接与Tr8的栅连接即可)。如果βp8＝10，则有足够大的电流Id_high流过，而如果βp8＝1，则电流值(Id_low)非常小。在图46中，示出了βp8＝10、βn5＝1时的工作点Vm。实线是流过Tr1和Tr8的电流之和，在图46中Id_low可以忽略。
其工作的详情如表10所示。
表10
3-1)“与非”/“或非”/“同”如果预先使Tr8处于无驱动力的状态(βp8＝1)，则可忽略流过Tr8的电流，将该部分视作开路。因此，与图40的电路等效，只有通过改变βn5和Vinv，才能保持“与非”/“或非”/“异”功能。
3-2)“异”预先使Tr8为βp8＝10，使倒相器的阈值与“与非”相同，为Vinv_high，使Tr5为βn5＝1，成为开路。在A＝B＝“1”、A或B＝“1”时，如上所述，由于Tr8为开路，故进行与“与非”相同的工作。在A＝B＝“0”时，Vm由p沟道型自旋MOSFET充电，Vm＝V0＞Vinv_high，Vout＝“0”。此外，如果预先使βp8＝10，且有Vinv_low，则对全部的输入，Vout＝“0”。
4)“与非”/“或非”/“同”/“异”/“或”/“与”在图44的电路中，Tr5只有在A＝B＝“1”时才有功能，Vm＝“0”。另外，Tr8只有在A＝B＝“0”时才有功能，Vm＝“1”。
考虑到这一点，“或”/“与”即可直接用图44的电路实现。电路中的器件数如下MOSFET为10，电容器为2。图40(A)示出了图44的βn5＝βp8＝10的负载曲线。图30的电路有必要将驱动力的变化率不同的2种自旋MOSFET(在Tr1和Tr2中例如为10倍，在Tr5和Tr8中例如为100倍左右的变化率)进行集成，在图44的电路中，只要1种自旋MOSFET即可。
将其工作汇总于表11中。
表11
4-1)“与非”/“或非”(图46(A)、(B))如果使βn5＝1、βp8＝1，则由于Tr5、Tr8均开路，故与图37的电路等效，用Vinv_low为“或非”，用Vinv_high为“与非”。
4-2)“同”如果使βn5＝10、βp8＝1，且有Vinv_low，则由于Tr8开路，故与图43的状态等效，得到“同”。
4-3)“异”如果使βn5＝1、βp8＝10，且有Vinv_high，则与图9(B)的状态等效，得到“同”。
4-4)“与”/“或”在图44的电路中，使βn5＝10、βp8＝10(参照图47(A)、(B))。在A＝B＝“0”时，由Tr8充电，由于V＝V0＞Vinv_low、Vinv_high，故Vout＝“0”。在A＝B＝“1”时，由Tr5放电，由于Vm＝VQ＜Vinv_low、Vinv_high，故Vout＝“1”。在A或B＝“1”时，由于Tr5、Tr8均开路，故与图37的电路等效。由于Vinv_low＜VP＜Vinv_high，故如果Vinv＝Vinv_low，则Vout＝“0”，在“与”电路中，如果Vinv＝Vinv_high，则Vout＝“1”，得到“或”电路。
再有，在上述电路的情形中，如果各电路图中的Tr1和Tr2为相同的导电类型，则无论是n沟道型还是p沟道型均可。
以下，关于采用了上述自旋MOSFET的可再构成的电路的参考例，以逻辑电路为例参照附图进行说明。本逻辑电路使用采用了增强型MOSFET和n沟道型自旋MOSFET的电路组。
1)“与非”/“或非”图48是表示可改写的“与非”/“或非”电路的结构例的图。如图48所示，可改写的“与非”/“或非”电路具有逻辑门级和倒相器级。逻辑门级具有νMOS(Tr1)和自旋MOSFET(Tr2)的串联连接结构。νMOS(Tr1)具有2输入A和B，由这些输入值施加于浮置栅的电压Vfg例如由(A+B)/2的公式求出。用βn1表示该νMOS(Tr1)的电流放大率。A、B是输入，Vout是输出，为“0”(低电平，0V)或“1”(高电平，电源电压Vdd)。上述νMOS(Tr1)具有作为将“0”或“1”的数字输入变换为(0、Vdd/2、Vdd)中的任何一个电压的D-A变换器的功能。
Tr2是自旋MOSFET(通过将箭头加到MOSFET上，识别为一般的MOSFET)，被施加恒定偏压Vb。其驱动力根据被存储在自旋MOSFET(Tr2)内的磁化状态，假定可取βn2＝1或10这两种。
自旋MOSFET(Tr2)的静态特性在图6中用实线表示。用νMOS(Tr1)和自旋MOSFET(Tr2)构成源跟随器电路，νMOS(Tr1)用与Vfg对应的驱动力对作为νMOS(Tr1)与自旋MOSFET(Tr2)的连接点的Vm节点充电，自旋MOSFET(Tr2)用与其磁化状态对应的驱动力对Vm节点放电。用该νMOS(Tr1)和自旋MOSFET(Tr2)构成逻辑门。在图49上示出νMOS(Tr1)的负载曲线(用虚线表示)和该逻辑门的工作点(V0～VS)。
给予这些工作点(V0～VS)的模拟电压Vm通过具有图49的下方的图中所示的特性的倒相器，以Vinv为阈值，被反相放大为数字逻辑电平“0”或“1”，输出到输出端子Vout。
表12表示βn2与工作点、电路功能的关系。
表12
假定平行磁化状态下的自旋MOSFET(Tr2)的βn2＝10。此时，在A＝B＝“0”时，漏电流Id＝0。Vm＝V0＜Vinv，如果考虑A-D变换器的反相放大，则Vout＝1。在A＝B＝“1”时，漏电流Id用Id＝βn1(Vdd-Vm-Vth)2/2表示。Vm＝Vp＞Vinv，Vout＝0。以上的输出与自旋MOSFET(Tr2)的驱动力βn2无关(与平行磁化或逆平行磁化无关)。在A或B＝“1”时，漏电流Id用Id＝βn1(Vdd/2-Vm-Vth)2表示。输入的任何一方为“1”，由于Vm被Tr2放电，Vm＝VR＜Vinv，Vout＝“1”，得到“与非”电路。
假定逆平行磁化状态下的自旋MOSFET(Tr2)的βn2＝1。在A＝B＝“0”时，Vm＝V0＜Vinv，如果考虑A-D变换器的反相放大，则Vout＝“1”。在A＝B＝“1”时，Vm＝VQ＞Vinv，得到Vout＝0。以上的输出与自旋MOSFET(Tr2)的驱动力βn2无关(与平行磁化或逆平行磁化无关)。在A或B＝“1”时，由于Vm被Tr1充电，故Vm＝VS＞Vinv，Vout＝“0”，具有作为“或非”电路的功能。图50是图48的电路的真值表。
以上，如表12所示，可取随自旋MOSFET内的磁化状态而异的值。根据βn2是1还是10，作为对输入A、B的输出，可任意地选择“或非”逻辑或“与非”逻辑中的任何一种。由于自旋MOSFET的磁化状态被非易失地存储，所以在1个电路中，选择“或非”逻辑或“与非”逻辑中的任何一种并使之具有这些功能是可能的。如果由通常的CMOS数字电路构成具有同样功能的电路，则需MOSFET 10个，在本参考例的电路中，具有仅由4个MOSFET可实现同样功能的优点。
2)“与非”/“或非”+“同”参照图51(A)，说明“与非”/“或非”+“同”的可改写的电路。“同”在A＝B＝“0”以及A或B＝“1”时的输入输出关系与“或非”相同，只有在A＝B＝“1”时不同，Vout＝“1”。因此，只要在A＝B＝“1”时使Vout＝“1”(因此，Vm＝“0”)即可。追加由2个通常的n MOSFET(Tr3、Tr4)和1个n沟道型自旋MOSFET(Tr5)构成的电路。n沟道型自旋MOSFET(Tr5)是由磁化状态转换驱动力高的状态(βn5＝10)和低的状态(βn5＝1)的MOSFET。
Tr3、Tr4的源跟随器是负的电平移位器，只有在A＝B＝“1”时，Tr5才导通。在表示其工作的图51(B)中，上图表示图8中的Tr3和Tr4的工作特性，Vin_n由其决定。实线是Tr4的静态特性，虚线是Tr3的负载曲线。由于A＝B＝“0”的工作点VC、A或B＝“1”的工作点VD均小于Tr5的阈值，故没有电流流到Tr5，等效于开路。由于只有在A＝B＝“1”的工作点VE处，Tr5的栅电压超过其阈值，故Tr5导通。再有，如果其阈值大于Vdd/2的n沟道型自旋MOSFET可集成，则不必设置Tr3、Tr4，只要将Vfg节点直接与Tr5的栅连接即可。此时，如图8(B)的下图所示，如果βn5＝10，则有足够大的电流(Id_high)流过，而如果βn5＝1，则电流值(Id_low)非常小。
在图52～54中，示出了各β时的工作点Vm。实线是流过Tr2和Tr5的电流之和，假定Id_low可以忽略。在表13中汇总示出了βn2、βn5与电路的功能的关系。
表13
图52(A)、(B)是表现出“与非”/“或非”功能的图。如果预先使Tr5处于无驱动力的状态(βn5＝1)，则可忽略流过的电流Id_low，将Tr5(图51)的部分视作开路。因此，可保持“与非”/“或非”功能。
图53(A)、(B)是表现出“同”功能的图。预先使Tr5的驱动力为高的状态(βn5＝10)，使Tr2与“或非”相同，为βn2＝1。
在A＝B＝“0”、A或B＝“1”时，如上所述，由于Tr5等效于开路，故进行与“或非”相同的工作。在A＝B＝“1”时，Vm由Tr5的电流Id_high放电，Vm＝VU＜Vinv，Vout＝“1”。此外，如图11(A)、(B)所示，如果预先使βn5＝10、βn2＝10，则对全部的输入模式，Vout＝“1”(全“1”)。
3)“与非”/“或非”/“同”+“与”/“或”/“异”功能如果在图51的输出端Vout再追加1级倒相器，则得到Vout的反相值。即，如图55所示，对“与非”/“或非”/“同”，得到“与”/“或”/“异”。通过输出Vout和Vout的反相值这2个值，可构成能够实现“与非”/“或非”/“同”+“与”/“或”/“异”和全“0”、全“1”的全部2输入对称函数的电路。在整个该电路中，必要的元件为9个MOSFET和2个电容。如有必要，当添加在输出端从Vout和Vout的反相值选择必要的一方的电路(通路晶体管)时，得到1个输出。表14汇总了图55所示的电路的功能。
表14 以上，本发明的各实施方式的逻辑电路能够实现包含非易失性地使电流驱动力可变的自旋晶体管或自旋MOSFET和νMOS结构、元件数少、且非易失地可再构成的2输入对称函数。在本电路中，还能期待芯片面积可缩小、且高速低功耗工作。从而，可应用于以短期间进行开发的便携式设备等的集成电路中。
以上，说明了本发明的实施方式或参考例的逻辑电路，但本发明不限于此。此外，可进行各种变更、改进和组合，这对本专业的人员是不言自明的。
产业上的可利用性如果应用本发明的逻辑电路，则能够用由少数元件构成的电路来实现非易失的可再构成的2输入对称函数。由于本电路可非易失地保持逻辑功能，故无需用于存储逻辑功能的非易失性存储器，从而可缩小芯片尺寸。另外，可期待用由少数元件构成的电路来实现高速低功耗工作。从而，可应用于以短期间进行开发的便携式设备等的集成电路中。
权利要求
1.一种电路，包含具有与传导载流子的自旋方向相关的转移特性的自旋晶体管，其特征在于，基于随着改变上述传导载流子的自旋方向而改变的上述自旋晶体管的转移特性，可改变工作点并且再构成功能。
2.一种电路，包含至少2层以上强磁性体层，包含具有与上述强磁性体层的磁化状态相关的转移特性的自旋晶体管，其特征在于，通过改变上述自旋晶体管的磁化状态，可改变工作点并且再构成功能。
3.如权利要求2所述的电路，其特征在于，上述自旋晶体管具有可独立控制磁化方向的强磁性体(以下称为“自由层”)和不改变磁化方向的强磁性体(以下称为“固定层”)至少各1个，上述自由层和上述固定层基于具有相同方向的磁化的第1状态(以下称为“平行磁化”)和具有互为相反方向的磁化的第2状态(以下称为“逆平行磁化”)的2种磁化状态，改变工作点并且再构成功能。
4.如权利要求1至3中的任意一项所述的电路，其特征在于，具有以产生上述工作点的第1端子为输出，用于对上述第1端子充电的第1电路组和用于对上述第1端子放电的第2电路组，上述第1电路组和上述第2电路组中的任何一方或双方包含上述自旋晶体管。
5.如权利要求4所述的电路，其特征在于，通过控制与上述自旋晶体管的传导载流子的自旋方向或磁化状态相关的转移特性，决定上述第1端子的电位。
6.如权利要求1至5中的任意一项所述的电路，其特征在于，基于包含用电容器的静电电容加权的多个输入端和共同连接该输入端的浮置栅而构成的经神经元MOS(以下称为“vMOS”)结构所输入的信号来输出信号。
7.如权利要求6所述的电路，其特征在于，上述多个输入信号中的每一个在被加权后变得大致相等。
8.如权利要求4至7中的任意一项所述的电路，其特征在于，对反映上述自旋晶体管的转移特性的变化而变化的上述工作点，设定将上述第1端子处所产生的电位划分为“0”逻辑电平和“1”逻辑电平的输出的逻辑阈值。
9.一种电路，其特征在于，将具有某确定的逻辑阈值的A/D变换器与权利要求1至8中的任意一项所述的电路的输出端子连接。
10.如权利要求1至9中的任意一项所述的电路，其特征在于，上述自旋晶体管是由包含MOS结构和强磁性体而成的源和漏所构成的MOSFET型自旋晶体管(以下称为“自旋MOSFET”)。
11.如权利要求3至9中的任意一项所述的电路，其特征在于，第1导电类型的MOSFET或第1导电类型的自旋MOSFET以及与该第1导电类型相同的导电类型的MOSFET或与该第1导电类型相同的导电类型的自旋MOSFET分别被包含在上述第1电路组以及上述第2电路组中。
12.如权利要求3至11中的任意一项所述的电路，其特征在于，包含以具有连接了包含在上述第1电路组中的增强型MOSFET或增强型自旋MOSFET的源与包含在上述第2电路组中的增强型MOSFET或增强型自旋MOSFET的漏的结构和在该连接部所形成的第1端子为特征的E/E结构电路。
13.如权利要求12所述的电路，其特征在于，包含在构成上述E/E结构电路的上述第1电路组中的增强型MOSFET或增强型自旋MOSFET的漏与该增强型MOSFET或该增强型自旋MOSFET的栅连接。
14.如权利要求12或13所述的电路，其特征在于，包含在构成上述E/E结构电路的上述第2电路组中的增强型MOSFET或增强型自旋MOSFET具有v MOS结构。
15.如权利要求3至11中的任意一项所述的电路，其特征在于，包含具有连接了包含在上述第1电路组中的耗尽型MOSFET或耗尽型自旋MOSFET的源与包含在上述第2电路组中的增强型MOSFET或增强型自旋MOSFET的漏的结构和在该连接部所形成的第1端子的E/D结构电路。
16.如权利要求15所述的电路，其特征在于，将包含在构成上述E/D结构电路的上述第1电路组中的耗尽型MOSFET或耗尽型自旋MOSFET的源与该耗尽型MOSFET或该耗尽型自旋MOSFET的栅连接。
17.如权利要求15或16所述的电路，其特征在于，包含在构成上述E/D结构电路的上述第2电路组中的增强型MOSFET或增强型自旋MOSFET具有vMOS结构。
18.如权利要求11至17中的任意一项所述的电路，其特征在于，将用电容器的静电电容加权的2个输入端(以下，设各自的输入端为A和B)定为上述vMOS结构的输入端。
19.一种“与非”/“或非”可再构成逻辑电路或“与”/“或”可再构成逻辑电路，其特征在于，包含以权利要求4至18中的任意一项所述的电路中的上述第1端子为输入端的上述A/D变换器。
20.如权利要求11至19中的任意一项所述的电路，其特征在于，上述第1和上述第2电路组或者上述第1或上述第2电路组包含通过将与上述自旋MOSFET不同的另一自旋MOSFET的源或漏与上述第1端子连接，连接只有在以该另一自旋MOSFET的栅为特定的输入的情况下使该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位的电路。
21.如权利要求11至20中的任意一项所述的电路，其特征在于，上述第2电路组包含通过将与源接地的n沟道型的上述另一自旋MOSFET的漏与上述第1端子连接，连接只有在以n沟道型的该另一自旋MOSFET的栅为输入A＝B＝“0”的情况下使n沟道型的该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位的电路。
22.如权利要求11至21中的任意一项所述的电路，其特征在于，上述第1电路组包含通过将源与电源电压连接的p沟道型的上述另一自旋MOSFET的漏与上述第1端子连接，连接只有在以p沟道型的该另一自旋MOSFET的栅为输入A＝B＝“1”的情况下使p沟道型的该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位的电路。
23.如权利要求20至22中的任意一项所述的电路，其特征在于，上述电平移位电路由E/E或E/D或CMOS结构的倒相器构成。
24.一种可再构成逻辑电路，其特征在于，具有以权利要求20至23中的任意一项所述的电路中的上述第1端子为输入端的上述A/D变换器。
25.一种可再构成逻辑电路，其特征在于，还可实现具有以上述A/D变换器的输出为输入的倒相器的权利要求20或24所述的全2输入对称函数。
26.如权利要求3至9中的任意一项所述的电路，其特征在于，第1导电类型的MOSFET或第1导电类型的自旋MOSFET以及与上述第1导电类型不同的第2导电类型的MOSFET或第2导电类型的自旋MOSFET分别被包含在上述第1电路组以及上述第2电路组中。
27.如权利要求26所述的电路，其特征在于，包含具有共同地连接了包含在上述第1电路组中的p沟道型MOSFET或p沟道型自旋MOSFET与包含在上述第2电路组中的n沟道型MOSFET或n沟道型自旋MOSFET的相互的漏端子的结构和在共同的上述漏端子处所形成的第1端子的CMOS结构电路。
28.如权利要求26所述的电路，其特征在于，包含由包含在上述第1电路组中的p沟道型自旋MOSFET和包含在上述第2电路组中的n沟道型自旋MOSFET构成的CMOS结构电路。
29.如权利要求26至28中的任意一项所述的电路，其特征在于，构成上述CMOS电路的上述p沟道型MOSFET或上述p沟道型自旋MOSFET和上述n沟道型MOSFET或上述n沟道型自旋MOSFET具有构成v MOS结构的共同的浮置栅。
30.如权利要求29所述的电路，其特征在于，将用电容器的静电电容加权的2个输入端(以下，设各自的输入端为A和B)定为上述v MOS结构的输入端。
31.一种“与”/“或”可再构成逻辑电路或“与非”/“或非”可再构成逻辑电路，其特征在于，包含以权利要求26至30中的任意一项所述的电路中的上述第1端子为输入端的A/D变换器。
32.如权利要求26至31中的任意一项所述的电路，其特征在于，上述第1和上述第2电路组或者上述第1或上述第2电路组包含通过将与上述自旋MOSFET不同的另一自旋MOSFET的源或漏与上述第1端子连接，连接只有在以该另一自旋MOSFET的栅为特定的输入的情况下使该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位的电路。
33.如权利要求26至32中的任意一项所述的电路，其特征在于，上述第2电路组包含通过将与源接地的n沟道型的上述另一自旋MOSFET的漏与上述第1端子连接，连接只有在以n沟道型的该另一自旋晶体管的栅为输入A＝B＝“0”的情况下使n沟道型的该另一自旋晶体管导通的电平移位电路，以控制上述第1端子的电位的电路。
34.一种“与”/“或”/“同”可再构成逻辑电路或“与非”/“或非”/“异”可再构成逻辑电路，其特征在于，包含以权利要求26至33中的任意一项所述的电路中的上述第1端子为输入端的A/D变换器。
35.如权利要求26至34中的任意一项所述的电路，其特征在于，上述第1电路组包含通过将源与电源电压连接的p沟道型的上述另一自旋MOSFET的漏与上述第1端子连接，连接只有在以p沟道型的该另一自旋MOSFET的栅为输入A＝B＝“1”的情况下使p沟道型的该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位的电路。
36.一种“与”/“或”/“异”可再构成逻辑电路或“与非”/“或非”/“同”可再构成逻辑电路，其特征在于，包含以权利要求26至35中的任意一项所述的电路中的上述第1端子为输入端的A/D变换器。
37.一种逻辑电路，其特征在于，还实现了具有以上述A/D变换器的输出为其输入的倒相器的权利要求26至36中的任意一项所述的全2输入对称函数。
38.如权利要求26或32所述的电路，其特征在于，这是通过将与源接地的n沟道型的上述另一自旋MOSFET的漏与上述第1端子连接，连接只有在以n沟道型的该另一自旋MOSFET的栅为输入A＝B＝1的情况下使n沟道型的该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位，并以此作为特征，通过将源与电源电压连接的p沟道型的与上述自旋MOSFET不同的另一自旋MOSFET的漏与上述第1端子连接，连接只有在以p沟道型的该另一自旋MOSFET的栅为输入A＝B＝0的情况下使p沟道型的该另一自旋MOSFET导通的电平移位电路，以控制上述第1端子的电位，并以此作为特征的电路组。
39.一种全2输入对称函数逻辑电路，其特征在于，包含以权利要求38所述的电路中的上述第1端子为输入端的A/D变换器。
40.如权利要求32至39中的任意一项所述的电路，其特征在于，上述电平移位电路由E/E或E/D或CMOS倒相器构成。
41.一种A/D变换器，其特征在于，由CMOS倒相器构成，上述CMOS倒相器的p沟道型MOSFET或n沟道型MOSFET中的任何一方，或者p沟道型MOSFET和n沟道型MOSFET双方为自旋MOSFET。
42.如权利要求41所述的A/D变换器，其特征在于，逻辑阈值可随上述自旋MOSFET的磁化状态变化。
43.一种逻辑电路，其特征在于，可将使上述逻辑阈值可变的A/D变换器与具有模拟输出的电路的输出级连接，再构成逻辑功能。
44.一种电路，它是包含转移特性可变的晶体管的电路，其特征在于，通过使上述晶体管的转移特性变化，使工作点移动，再构成功能。
45.一种集成电路，其特征在于，包含权利要求1至44中的任意一项所述的电路。
全文摘要
本发明的课题是构成非易失地可再构成的逻辑电路。这是采用了自旋NOSFET的CMOS结构的可再构成的逻辑电路。通过由作为自旋NOSFET的Tr1、Tr2、Tr5、Tr8的磁化状态改变各个晶体管的转移特性，可再构成“与”/“或”/“异”/“与非”/“或非”/“同”/“1”/“0”的全2输入对称函数。由于能够非易失且以少的元件数构成逻辑功能，故可缩小芯片面积，期待高速低功耗工作。
文档编号H03K19/0944GK1765054SQ20048000810
公开日2006年4月26日 申请日期2004年3月26日 优先权日2003年3月26日
发明者菅原聪, 松野知纮, 田中雅明 申请人:独立行政法人科学技术振兴机构