专利名称：自旋电子晶体管的制作方法
技术领域：
本发明涉及半导体器件，更具体地涉及具有流经沟道区域的自旋极化
(spin-polarized)电流的晶体管。
背景技术：
本发明包括对以下的参考文献列表中标出的文献中所参考和描述的各 种技术的使用，通过括号中的相应参考号而在整个说明书中引用这些文
献
参考文献列表 A.T. Filip, et al., Toward All Electrical Spin Injection and Detection in
GaAs in a Lateral Geometry, Journal of Superconductivity:
Incorporating Novel Magnetism, 2005. [2] E. I. Rashba， Theory of Electrical Spin Injection: Tunnel Contacts as a
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Vol. 62， No. 24, 2000. [3] D. Connelly, et al" A new Route to Zero-Barrier Metal Source/Drain
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Effect Transistor Using Half-Metalic-Ferromagnetic Contacts of the
Source and Drain. [8] M. M. Rieger and P. Vogl, Phys. Rev. B 48, 14296 (1993). [9] J. D. Ptummer et al.，猫麵rec/mo/ogv, Prentice-Hall, 1st ed.
(2000).
以上的参考文献列表中所列出的每个参考文献的全部内容通过引用结 合于此。
自旋电子学(spintronics)代表"基于自旋的电子"。除了或者代替自 旋电子器件的电荷，自旋电子器件使用电子的固有自旋来存储和处理信 息。因为自旋电子器件可能能够利用比传统的基于电荷的电子学少得多的 电子来表示数据，所以自旋电子器件可以显著小于和快于传统的微电子学 器件。
摩尔定律是如下经验观察对于最小的个体成本，集成电路的复杂性 每24个月翻番。为了保持这种增长速度，半导体器件需要变得更小。
半导体器件制造的难点是实现摩尔定律的限制因素。最近，传统的 MOSFET的最小尺寸产生了操作问题。电荷的量子化和能级在所有尺寸低 于lOnm的材料中都变得重要。此外，在小的MOSFET几何形状的情况 下，必须降低可施加到栅极的电压以保持可靠性。为了保持性能， MOSFET的阈值电压同样必须降低。随着阈值电压的降低，晶体管无法被 完全关断，引起了弱反转层，弱反转层在晶体管不应当导电时以亚阈值 (subthreshold)泄漏的形式消耗功率。亚阈值泄漏可以消耗芯片的总功耗 的一半以上。
目前，在开发各种方案以在20nm物理栅长(45nm工艺节点)以上继 续CMOS縮放。这些各种方案包括诸如多栅极和超薄主体(body) MOSFET之类的非经典CMOS体系结构，以及诸如迁移率增强型应变 Si、提升的源极/漏极、高k栅极电介质和金属栅电极之类的各种技术推 动。然而，当工艺节点达到大约22nm的长度(9nm物理栅长)时，将需 要更多根本上的创新。目前预测CMOS体系结构将继续用作工艺平台。因 此，需要新颖的器件，使得与CMOS单独可得到的系统性能相比能显著提 高系统性能。
利用固有的电子自旋的自旋电子器件是面向该目标的主要候选者，并 且可以为组合的存储和逻辑、存储器晶体管、可重新配置的逻辑、零待机 功率技术提供了可能。此外，使用电子自旋的器件对量子计算和量子密码 学的长期前景有所贡献。
随着半导体的变小，经典的电磁法则开始失效，并且量子力学法则开 始支配半导体内的相互作用。量子力学法则与确定传统的逻辑门的属性的 静电法则十分不同。如果计算机要在将来变小，则新的量子技术必须替代 或者补充传统技术。已经认识到，自旋电子学可能是固态量子计算的一种 途径。
电子除了质量和电荷之外，还具有固有量的角动量，称为自旋。与自 旋有关的是磁场，与利用自旋轴所排列的极小条形磁铁的磁场类似。电子 的两种状态被称为"向上自旋(spin-up)"禾CI "向下自旋(spin-down) "。在存在磁场的情况下，向上自旋和向下自旋的电子具有不同能 量。在传统的电子电路中，电子的自旋是随机定向的，并且对电流没有影 响。自旋电子器件将产生自旋极化电流并使用自旋来存储或处理信息。
对非磁性半导体中的依赖于自旋的输运的传统观点主要集中在m-v 半导体，其中，直接的带隙使得方便的光学实验能够存取(即，读和写)
半导体中的载流子的自旋极化。
已经对三端自旋电子半导体器件作出了理论提议。例如，文献[7]对这 种器件作出了理论提议。文献[7]假定了半金属的源极/漏极，其中最高的 占用带被完全自旋极化。然而，还没有已确立的室温半金属材料。因此， 发明人认识到在文献[7]中被理论化的器件无法利用现有材料来制作。此 外，即使假定可以在室温下确立半金属材料，这种材料也未必与硅兼容， 或者未必能利用现有的硅工艺或其修改形式来容易地制造。
因此，发明人认识到需要朝基于Si的自旋电子器件努力，其中，光学实验不再是可能的。
发明内容
因此，本发明的一个目的是解决传统半导体器件的上述和/或其他问题 中的至少一些。
在本发明的一个非限制性实施例中， 一种半导体器件包括包括硅的 衬底；形成在衬底上的沟道区域；形成在衬底上、沟道区域的第一侧并且 被配置为将自旋极化电流扩散到沟道区域中的自旋注入器；形成在衬底 上、沟道区域的第二侧并且被配置为接收来自沟道区域的自旋极化电流的 自旋检测器；以及形成在衬底上、沟道区域的地带中的栅极。
在本发明的另一实施例中，自旋注入器包括铁磁材料以及插入在铁 磁材料和衬底之间的介电材料。
在本发明的另一实施例中，自旋检测器包括铁磁材料以及插入在铁 磁材料和衬底之间的介电材料。
在本发明的另一实施例中，沟道区域包括异质结构沟道。
在本发明的另一实施例中，沟道区域包括形成在虚拟衬底上以形成 SiGe/Si异质结的应变硅层。
在本发明的另一实施例中，沟道区域包括退化掺杂结构。
在本发明的另一实施例中，衬底包括硅、部分耗尽的绝缘体上硅、
全部耗尽的绝缘体上硅、或者虚拟锗化硅，或者其中两者或更多者的组合。
在本发明的另一实施例中，栅极包括栅电极材料以及插入在栅电极材 料和衬底之间的介电材料，其中栅电极材料是多晶硅和金属之一，并且介
电材料是氧化硅、氮氧化硅和高k介电材料之一。
在本发明的另一实施例中，自旋注入器和自旋检测器各自包括铁磁金属。
在本发明的另一实施例中，自旋注入器和自旋检测器各自包括铁磁半 导体。
在本发明的另一实施例中，自旋注入器和自旋检测器中的至少一者的铁磁金属包括Co。
在本发明的另一实施例中，铁磁材料由Co构成。
在本发明的另一实施例中，其中自旋注入器包括固定磁化结构，自旋 检测器包括可切换的磁化结构，并且当自旋检测器的磁化与自旋注入器的 磁化平行时，自旋极化电流从自旋注入器流到自旋检测器。
在本发明的另一实施例中，当自旋检测器的磁化与自旋注入器的磁化 反平行时，自旋极化电流不从自旋注入器流到自旋检测器。
在本发明的另 一实施例中，自旋注入器或自旋检测器中的至少一者包 括在形成于衬底中的相应沟槽中。
在本发明的另一实施例中，自旋注入器或自旋检测器中的至少一者被 提升为至少部分在衬底之上延伸。
在本发明的另一实施例中，自旋注入器或自旋检测器中的至少一者包 括形成在衬底上的耗尽型11++半导体层；形成在耗尽型11++半导体层上
的介电层；以及形成在介电层上的铁磁层。
在本发明的另一实施例中，自旋检测器包括切换机构，该切换机构被 配置为切换自旋检测器的磁化方向。
在本发明的另一实施例中，自旋检测器包括被配置为使自旋注入最 大化的隧道壁垒，其中隧道壁垒被选择为满足 (V4)《^《^(4〃J， /W是非磁性半导体区域中的沟道长度，V是非磁性半导体区域中的自旋扩 散长度， 是沟道区域的有效电阻，且&是隧道壁垒的隧穿电阻，并且& 随着隧道壁垒的厚度而变化。
在本发明的另一实施例中，介电材料包括氧化硅、氮氧化硅或者高k
材料。
将容易地获得对本发明及其伴随的许多优点的更完全认识，因为这在
结合附图考虑时可通过参考以下详细描述而被更好地理解，其中
图1是体现本发明的示例性晶体管；
图2A是处于低栅极偏压状态的体现本发明的晶体管的能带图；图2B是与图2A的能带图相对应的载流子密度分布；
图3A是处于高栅极偏压状态的体现本发明的晶体管的能带图3B是与图3A的能带图相对应的载流子密度分布；
图4是体现本发明的另一示例性晶体管；
图5是处于低栅极偏压状态的沿沟道区域的X轴的能带图6是处于高栅极偏压状态的沿沟道区域的y轴的能带图7示出了高效自旋注入的示例性判据；
图8是高效自旋注入不等式针对导通状态和关断状态的边界的曲线 图；以及
图9是被配置为切换自旋检测器中的磁化的示例性结构。
具体实施例方式
在本发明的一个非限制性实施例中，讨论利用Si工艺(及其扩展，例 如弛豫SiGe上的应变Si)所制作的全电(all-electrical)三端器件结构， 该器件结构既可作为常规的场效应(即，电荷)晶体管又可作为自旋晶体 管。通过在栅极偏压为高并且源极和漏极磁化平行的时候同时开启电荷和 自旋流，并在栅极电压为低和/或磁化为反平行(anti-parallel)的时候关断 电荷和自旋流，器件可既作为常规的场效应晶体管也作为自旋晶体管。
现在参考附图，其中相似的标号在各图中表示相同或相应的部分。
在半导体中成功实现自旋电子有三个主要先决条件。第一，必须存在 强力的自旋极化/自旋注入。第二，必须存在跨越半导体界面的高效迁移。 第三，必须存在长时间的自旋相干性。以下将参考本发明的示例性实施例 来讨论这三个条件。
图1是根据本发明的自旋电子晶体管的非限制性实施例。图l所示的 自旋电子晶体管是基于Si/SiGe的全电自旋输运器件结构。因此，该示例 性实施例提供了向基于Si的自旋电子器件的成功转变。
Si是一种工业标准半导体。Si是具有小的自旋轨道相互作用(即，由 于有效磁场而引起的能级的小移动)的轻元素。因此，Si具有很长的电子 自旋寿命。Si是基于长的自旋相干性时间的应用(例如，包括存储器功能的晶体 管)或者量子计算/密码学应用的理想材料。
图1所示的器件包括衬底100。衬底100可以包括硅(Si);部分 耗尽的绝缘体上硅(PDSOI);全部耗尽的绝缘体上硅(FDSOI);或者
虚拟(弛豫)锗化硅(SiGe)衬底(在硅或SOI上)。本发明的示例性实 施例还可以包括具有Si (耗尽的n"+Si和N—SO层和SiGe层的衬底。
图1所示的器件包括栅电极110。例如，栅电极110可以是多晶硅栅 电极材料或者金属栅电极材料。栅堆叠(gate stack)还包括层120。例 如，层120可以是二氧化硅介电材料、氮氧化硅介电材料或者高k介电材 料。
沟道130是通过以下任一者制造的简并掺杂沟道退化掺杂 (retrogradedoping)或异质层生长(例如，SiGe虚拟衬底上的应变硅)。
对于本发明的一个非限制性实施例，沟道130被设计为异质结构沟道 (虚拟SiGe衬底上的应变硅)。该设计已通过Medici 仿真而被验证。 以下是在z方向上定义该结构的Medici，仿真的参数
(i) 栅极功函数4.8eV;
(ii) 介电层120的电厚度=15埃(即，未选择特定材料；物理厚度 将是依赖于材料的，并且被选择为给出与15埃的Si02相同的电容)；
(iii) 10nm弛豫Sii-xGex (未掺杂)；
(iv) 10nm应变Si (未掺杂)；
(v) 50nm弛豫Si^xGex (N掺杂为1017cm-3);
(vi) 1000nm弛豫Si!-xGex (N掺杂为1016cm-3);以及
(vii) 体(bulk) Si (N掺杂为1016cm-3)。
层(v)和(vi)被选择为足够厚，以使得不管与体的晶格失配都弛 豫。因此，它们形成Si^Gex衬底，从而使上面的薄Si层(iv)发生应 变。应变层形成量子阱沟道，并且层(vi)用于对应变沟道(即，层 (iv)进行调制掺杂)。这帮助形成导电沟道，而同时限制由于电离杂质 散射而引起的自旋弛豫。
在上述仿真中，x=0.4。在给定x的值的情况下，MediciTM可以内部地
ii计算SikG&带结构参数。在弛豫SiGe上面的应变硅层的带结构参数(带
隙和电子亲和势)不被软件计算。带结构参数是通过以下方式计算的
(a)利用Vegard定律(即，Si和Ge值之间的线性内插)来获得SiLXGex 的电子亲和势，以及(b)根据[8]中所找到的图表来确定弛豫Si,.yGey层上 的应变Si^Gey层(该情况下厂0)的导带和价带偏移。(a)和(b)直接 提供了应变层的前述带结构参数。
如图2B所示，当栅极偏压(Vg)为零伏特时，沟道区域呈现很弱的 电导率。如图2B所示，沟道区域(约在0.02微米处)具有峰值刚刚超过 16cm—s的电子浓度。如图3B所示，当栅极偏压为0.5V时，沟道区域呈现 比栅极电压为零伏特时高得多的电导率。如图3B所示，沟道区域(约在 0.02微米处)具有峰值刚刚超过18cm—s的电子浓度。
基于掩埋SiGe/Si异质结的沟道既用作限定沟道的限制层，也用作应 力源来提高Si导带中的六个等价X最小值的简并和影响所注入的电子的 自旋力学。应变沟道中降低的散射将引起更高的迁移率并抑制自旋弛豫。
对于SiGe层中的自旋输运，非常高的Ge含量(例如，60-90%)以及 直接在SiGe上而非Si上的自旋注入接触的实现方式是优选的。Ge浓度以 及应变SiGe/无应变Si与无应变SiGe/应变Si之间的关系是可用于影响自 旋输送的示例性参数。
沟道区域是量子阱沟道。在该窄区域(在沿着z方向(图1所示)的 深度方面)中，源极/漏极隧道壁垒(以下描述)通过栅极电压的施加而被 充分降低。图2B和3B示出，随着栅极电压的增大，隧道壁垒被降低，并 且量子阱沟道中的自旋极化的电子的浓度增大。然而，图2B和3B示出， 量子阱沟道之外的电荷载流子的浓度在栅极偏压被施加时不会增大。这是 因为，在沿z方向的别处，半导体区域具有高得多的壁垒。这些更高的壁 垒提供了比传统的金属源极/漏极MOSFET设计更小的泄漏电流。
由电介质160形成的壁垒几乎独立于栅极偏压。它是与栅极偏压不一 致的另外的热离子壁垒。总的隧穿(tunneling)壁垒是电介质160和热离 子壁垒的结合。在一示例性量子阱沟道中，x方向(如图1所定义的)上 的热离子壁垒也依赖于沿z轴的位置；具体地，依赖于z的值是在沟道区域之内还是沟道区域之外。如果在沟道区域之外，则热离子壁垒将稍微不 同，但对于所有的栅极电压而言为高。仅在与沟道区域相对应的Z值的小 范围内，热离子壁垒才对于高栅极偏压而言变得相对较小。
图1的自旋电子晶体管包括自旋注入器(源极)140和自旋检测器
(漏极)150。自旋注入器包括FM金属170和电介质160。自旋检测器也 包括FM (铁磁材料)170和电介质160。电介质160形成FM 170与形成 沟道130的半导体材料之间的隧道壁垒。FM是铁磁金属或者铁磁半导体 材料。优选地，FM包括Co和/或其化合物。Co和Co化合物可通过传统 的淀积工艺来淀积。自旋注入器中的FM 170具有在一个方向上固定的磁 化(magnetization) 180。自旋检测器中的FM 170包括具有能够被切换的 方向的磁化190。将在以下说明磁化190的切换。
如图1所示，自旋注入器140和自旋检测器150各自通过介电材料 160的薄壁垒而与衬底和沟道分离。材料160例如是以下各项之一二氧 化硅、氮氧化硅或者高k材料。
FM 170和材料160被选择为使得在导通状态下，FM源极中处于多数 自旋费米能级的电子受到对载流子注入的低热离子壁垒。如图3A所示， 功函数比硅的电子亲和势多O.leV的源极/漏极材料将会在高栅极偏压时引 起可忽略的热离子壁垒。这与高的沟道电导率相结合可以引起高的源极至 漏极电荷流(charge current)(假定源极和漏极的磁化被对准)。由于能 带弯曲，低的栅极电压将对于相同材料产生更大的热离子壁垒(见图 2A)。这与很弱的沟道电导率相结合可以引起低的源极至漏极电荷流。
在本发明的一个非限制性实施例中，自旋注入器和自旋检测器是由以 下各层形成的形成在衬底上的耗尽的n++ Si的层、形成在耗尽的n++ Si
层上的Si02介电层以及形成在Si02层上的C0层(g卩，铁磁层)。
图5示出了图1的半导体器件的源极和漏极之间沿x轴的示意能带 图。如图5所示，当栅极偏压为低时，源极和漏极之间存在大的势垒。$ 表示界面处的热离子壁垒高度。
与图5相比，图6示出了在栅极处于高偏压时源极和漏极之间沿x轴 的示意能带图。如图6所示，源极和漏极之间的势垒较小并且热离子壁垒是可忽略的(与图5相比)，这在沟道区域中引起更高的电荷载流子密 度。
本发明的FM源极/漏极区域与传统的MOS晶体管相反。传统的MOS 晶体管具有与衬底或主体相反地掺杂的掺杂半导体源极/漏极区域(例如， 如果主体是p型材料，则具有n型源极/漏极区域)。在传统MOS晶体管 中形成的反向偏置的p-n结在晶体管处于关断状态(即，低栅极偏压)时 引起低的源漏电流。
如图1所示，FM源极/漏极区域可通过在衬底中刻蚀沟槽并利用FM 填充在衬底中来形成。这有效地替代了传统半导体源极/漏极区域。或者， 如传统的全部耗尽的绝缘体上硅(FDSOI)器件中更常见的，金属源极/漏 极区域可被提升。具有提升的金属源极/漏极区域的示例性晶体管在图4中 示出。图4示出了包括以下堆叠的示例性自旋电子晶体管Co/SiCV耗尽 的n++ Si/n— Si/应变SiGe，其中，耗尽层的边缘与11++区域192和if区域193 之间的冶金学结是一致的。
图1中的示例性晶体管包括两个磁性隧道接触。第一磁性隧道接触是 自旋注入器140，第二磁性隧道接触是自旋检测器150。磁性隧道接触对 于自旋极化电子的电注入和检测是强力和可靠的方式。铁磁金属或者铁磁 半导体中的依赖于自旋的态密度提供了直至高温的必要自旋选择性。在磁 化的铁磁材料中， 一个自旋极化的能量被相对应另一个自旋极化而移高。 从磁化的铁磁材料得到的电流被自旋极化，因为费米能级附近的更多电子 处于一个自旋状态而非另一个。例如，Fe和Co的居里温度分别是770°C 和1130°C。与铁磁材料相对应的居里温度是这样的温度在该温度以下， 材料是铁磁体。在居里温度以上，磁序消失。因此，居里温度是这种相变 的临界温度。
文献[2]还描述了来自由铁磁金属、隧道壁垒(即，电介质)和常规导 体形成的结的自旋注入。隧道壁垒允许从金属到半导体中的高效自旋注 入。隧道壁垒是自旋选择性的，§卩，对向上自旋和向下自旋具有不同的电 导率。文献[5]还说明了在金属和半导体之间包括隧道壁垒会如何影响所注 入的电流的自旋极化。有的金属(通常为硅化物)源极/栅极的传统MOSFET在金属和半导 体之间存在肖特基壁垒。这种器件在文献[4]中有所描述。然而，肖特基壁
垒(或者欧姆接触)无法注入自旋极化电流。因此，图1所示的电介质
160替代传统MOSFET的肖特基壁垒。
隧道壁垒还在磁性接触和半导体之间的电导方面提供必要的匹配。铁 磁金属和半导体之间的电导率的巨大差异妨碍了从一方到另一方中的高效 自旋注入。此外，隧道壁垒形成了金属和半导体之间的化学壁垒，这改善 了接触的热力学稳定性。
在本发明的一个示例性实施例中，隧道壁垒是由铁磁金属Co结合 Si02 (电介质160的示例性选择)形成的。Co (具有5.0V的功函数)在 传统的CMOS工艺中是一种熟悉的材料(尽管主要是CoSi2的形式)。Co 与Si02稳定接触(即，没有分解Si02并形成CoO或CoSi2的倾向)。当 Co与Si相接触地布置时，材料中的化学势将彼此对准。半导体中的化学 势是依赖于掺杂的。界面处的能带弯曲是功函数的差异。能带弯曲确定了 载流子是否可从一种材料注入到另一种材料中以及载流子从一种材料注入 到另一种材料中有多容易。例如，能带弯曲可能产生抑制载流子注入的 (肖特基)壁垒。
设计隧道势垒时的重要考虑是隧道壁垒的电质量和磁性隧道接触的磁 质量(例如，Co/氧化物界面的界面自旋极化，以及氧化物/半导体界面处 的自旋翻转散射的缺乏)。
Si中的悬空键具有不成对的电子，这可能引起自旋翻转散射。因此， 在本发明的一个示例性实施例中，采用基本上可被完美钝化的SiCb/Si界 面。Si02/Si界面的厚度被縮小为较小的厚度(即，8-12埃)以允许隧穿。 以下将说明对隧道壁垒厚度的确定。
铁磁/壁垒/非磁体/壁垒/铁磁结构中的高磁阻是在满足以下条件时得到
的 (&/4) & .(4 )(即，高效自旋注入条件)，其中~是非磁
体(N)区域的长度(即，沟道长度)且V是N区域中的自旋扩散长度，
&=1是其有效电阻((7w是N区域的电导率)，并且"是源极/漏极壁垒
的隧穿电阻。作为典型示例，考虑/w 50nm和V 1000nm，则上述标准变为0.05 <<&<<20^ 。施加更加严格的不等式提供了用于设计源极/漏极
隧道壁垒的以下规则0.5 <&<2 。该不等式对于导通状态是满足的。 然而，该不等式对于关断状态是不满足的。在关断状态下，r/ 100.《。 这在图7中进一步示出。
从图2B和3B可以看到，导通和关断状态之间的沟道中载流子密度比 率约是100。因此，^的大小在导通状态下也应当比关断状态下约大两个
数量级。于是，导通和关断状态沟道电阻的关系如下r/ 100.《。源极/ 漏极隧道壁垒厚度被选择为使得在导通状态下0.5《< ^ < 2《并且实现高磁 阻；该不等式于是对r/而言是不满足的，并且在关断状态下不具有高效的 自旋注入。因此，器件将在导通状态下具有高磁阻(即，取决于源极和漏 极中的相对磁化方向上的电流)，但在关断状态下不具有高磁阻(例如， 不依赖于源极和漏极中的相对磁化方向上的电流)。在关断状态下，晶体 管在没有可感知的磁阻的情况下传送小的泄漏电流。
若干变量加入计算中以确定隧道壁垒(即，电介质160)应当为多 厚。这些变量包括
铁磁源极中依赖于自旋的化学势；
，壁垒高度(即，壁垒可被假定为矩形的)；
向上自旋和向下自旋的载流子看到相同类型的壁垒；(即，向上自 旋和向下自旋的载流子都隧穿成在壁垒的另一侧上的半导体中的传播状 态)；
*材料的电子结构参数，例如，有效质量(即，有效质量可被假定为 始终恒定)；以及 几何参数。
以下示出了可以满足高效自旋注入条件的实际参数。对于该示例，该 条件将被加强以示出用于设计隧道壁垒的严格不等式 10-r,(/"^) << 0.1 . .(Aw 〃w) ( i)
对于导通状态下n 102Q cm—3的沟道浓度，电导率是 o"7 *we/u = 1020.1.6-10—19C'1000cm^—V1 104cm)—、 (2) 其中e是电子电荷并且M是电子迁移率。对于沟道长度& 30nm和自旋弛豫长度Xn 1000nm ，
10—力.cm2。 (3)
不等式(1)可被改写为0.3《<^<3.33《 (4)
crf和r/明显低于相应的导通量，因此条件(4)在关断状态下不被满足。
隧道壁垒接触电导被定义为
2个+S
(5)
其中，；、^是每单位面积的向上自旋和向下自旋接触电导。根据 Landauer-Buttiker理论，将每单位面积的自旋接触电导近似为
s = ￡^r(。Ar， (6)
其中，e是电子电荷，A是普朗克常量，5=A/27r， r(。是依赖于能量的隧穿 概率，^"0.5m是有效质量的0.5倍，并且&r是热能范围。假定在化学 势以下，隧穿概率在热能范围内是恒定的，并且对于较低能量而言是可忽
利用WKB近似，将隧穿概率写为:T"exp(-2/c。， (7) 其中"E) j^^l且&是壁垒厚度。选择F-& = 2#和「^ = 2.5#
(为了比较，具有简并硅的Si/Si02/Si系统对于电子给出F—五二&F)，以 获得^和^。代入式(7)并假定壁垒厚度Z7^1nm，得到r，和7;，并根据
式(6)得到2^和、。
最后，根据式(5)得到 rc ~10—8Q'cw2 = ， (8)
这满足不等式(4)中的条件。因为壁垒接触电阻以指数关系依赖于壁垒 厚度，所以通过轻微调整壁垒厚度，沟道电导率从这里使用的典型值的变 动可被容易地适应，而仍然保持高效自旋注入。
图8是高效自旋注入不等式针对导通状态和关断状态的边界的曲线 图。图8中的曲线图是从不等式(1)获得的导通状态和关断状态的下边
界和上边界的图。该曲线图示出了壁垒电子和面积的乘积与沟道长度(&)之间的关系图。沟道区域的电导率在导通状态和关断状态下(即， 分别为高和低栅极偏压)是不同的。针对导通状态和关断状态来写不等式 (1)可以得到
io.[d/;y]<rc<o.i.[r;".d〃w)] (9)(对于导通状态)以及
10-[r/.(/w/;U]〈rc〈0.1.lr/.(4〃w)](10)(对于关断状态)。
rc被选择为满足不等式(9)，而非不等式(10)。因此，rc的值被选 择为位于标为导通的两条曲线之间的区域(以下称为区域A)中，而不是 位于标为关断的两条曲线之间的区域(以下称为区域B)中。 一般而言， 隧道壁垒被设计为在区域A的不与区域B相交的部分中。在图8所示的示 例中，因为导通和关断区域不相交(即，A—B:空)，所以这是容易实现
的。导通和关断区域不相交是因为导通和关断状态之间的电导率的较大差
已 升°
将参考图1来进行本发明的一个示例性实施例的操作。在本实施例 中，器件具有C形源极/漏极，介电层120是高k电介质，栅电极是金属， 介电层160 (即，源极/漏极注入壁垒)是二氧化硅或氮氧化硅，并且沟道 是调制掺杂的基于Si/SiGe的量子阱沟道。为了允许隧穿，介电层160被 专门性选择为不是高k电介质。
当零电压被施加到栅极110时，隧道壁垒足够厚以防止来自FM 160 的电子隧穿到沟道区域130中。因此，当栅极偏压为零时，沟道130被设 计为关断(即，当栅极偏压小时没有自旋极化电流流经沟道)。当栅极偏 压足够大，并且漏极和源极的磁化180和190平行时，晶体管被认为是导 通的(即，自旋极化电流从源极流到漏极)。源极/漏极电流(经自旋极化 的电流)通过隧道壁垒160而被注入。当栅极偏压为高，但源极和漏极的 磁化180和190为反平行时，晶体管关断(即，没有自旋极化电流流经沟 道)。
在自旋电子晶体管的操作期间，漏极的磁化与源极的磁化是平行或者 反平行的。这可以如MRAM中那样实现或者通过其他磁化切换技术来实 现。在结合于此的文献[6]中提供了 MRAM技术的细节。在关断状态下， 晶体管在没有可感知的磁阻(即，不依赖于源极和漏极中的相对磁化方向
18上的电流)的情况下传送小的(即，"泄漏")电荷流。在导通状态下， 当源极和漏极磁化平行时，器件传送高的自旋极化电流，但在源极和漏极 磁化反平行时，器件传送低电流，因为这也是一种高磁阻配置。因此，在 平行配置中，图1所示器件的一个非限制性实施例可以用作"电荷晶体 管"。图1所示器件的一个非限制性实施例还可以提供作为"自旋晶体 管"的非易失性存储器功能，其中"自旋晶体管"的状态可通过在导通 "自旋晶体管"之后测量源极至漏极电流来读取。
图9示出了对自旋检测器的磁化方向进行切换的金属线的示例性结
构。在写操作期间，电流被强制为沿着线路900和线路910。电流产生磁 场，磁场的矢量和足以切换自旋检测器中的FM的磁化方向。
因此，体现本发明的自旋电子晶体管能够通过利用电子的自旋来执行 逻辑操作(即，导通/关断)。
此外，体现本发明的自旋电子晶体管能够被用作非易失性存储器件。 每个自旋电子晶体管可以存储1比特的信息。即使电源关闭，信息也可被 存储在漏极的解除限制的(mipimied)铁磁材料中。另外，由于自旋电子 晶体管不必被持续更新，因此功耗比传统晶体管低得多。
执行作为存储器的功能，本发明的一个非限制性实施例可以存储0或 者1。为了对自旋电子晶体管执行读操作，偏压被施加到栅极。如果在漏 极处检测到电流，则源极和漏极的磁化是平行的，并且这可以表示1。如 果在漏极处未检测到电流，则源极和漏极的磁化是反平行的，并且这可以 表示0。
此外，自旋电子器件可以利用比传统的基于电荷的电子学器件少得多 的电子来表示数据。因此，自旋电子器件显著小于和快于传统的微电子学 器件。
此外，可通过改变漏极(或者甚至源极)中的FM的磁化来"随时 (on the fly)"改变体现本发明的自旋电子晶体管的功能。使用体现本发 明的自旋电子晶体管的处理器可以通过对其元件中的一些进行磁化反转， 来重新调整中间时钟周期，以更高效地进行计算。这提供了由软件来驱动 (而非由硬件确定)的全新计算方法，并且标准化的可编程逻辑芯片将成为通用微处理器。
如上所述，自旋检测器(即，漏极)的磁化与自旋注入器(即，源 极)的磁化是平行或者反平行的。在本发明的一个示例性实施例中，漏极 中的磁化的切换是如MRAM中一样来实现的，或者通过其他磁化切换技 术来实现的。例如，切换是利用切换漏极磁化但不切换源极磁化的全局静 磁场来执行的。这可以通过以下方式来实现使源极/漏极区域有不同形 状，以使得一个区域以低于另一区域的磁场来切换磁化。在本发明的另一
示例性实施例中，半导体器件可以包括如同MRAM中一样来对漏极寻址 的金属线路(见文献[6])。由于这些金属线路中的电流而产生的磁场将切 换漏极的相对磁化。例如通过使用抗铁磁的限制层(pinning layer)来将源 极磁化保持固定。
此外，可以使用其他方案来切换漏极的相对磁化，例如由电流驱动的 磁化反转。
此外，体现本发明的自旋电子器件可以既使用电场又使用磁场来控制 自旋极化电流。
此外，体现本发明的自旋电子器件可以利用已知的Si器件制造工艺来 制造。
体现本发明的半导体器件可以利用文献[9]中所描述的标准CMOS处 理流程来制造。这种器件制造将遵循以上参考Medici仿真所描述的顺序， 再加上以下很好地建立的用于源极/漏极和沟道区域的处理步骤
(I) 通过化学气相淀积(CVD)来生长以上提及的外延层(iii)、 (iv)禾Q (v);
(II) 沟槽被刻蚀以限定源极/漏极区域；
(III) 电介质160的氧化和/或淀积，以使得其覆盖包括沟槽表面在内 的表面；
(IV) 利用铁磁源极/漏极材料来填充沟槽；以及
(V) 对表面抛光以从除了源极/漏极之外的区域去除电介质160和金属。
可以清楚，考虑到上述教导，本发明的许多修改和变体是可能的。因此将会了解，在所附权利要求的范围内，可以按除了这里的具体描述之外 的其他方式来实施本发明。
权利要求
1.一种半导体器件，包括衬底，该衬底包括硅；沟道区域，该沟道区域形成在所述衬底上；自旋注入器，该自旋注入器形成在所述衬底上、所述沟道区域的第一侧，并且被配置为将自旋极化电流扩散到所述沟道区域中；自旋检测器，该自旋检测器形成在所述衬底上、所述沟道区域的第二侧，并且被配置为接收来自所述沟道区域的所述自旋极化电流；以及栅极，该栅极形成在所述衬底上、所述沟道区域的地带中。
2. 如权利要求1所述的半导体器件，其中，所述自旋注入器包括 铁磁材料、以及插入在所述铁磁材料和所述衬底之间的介电材料。
3. 如权利要求1所述的半导体器件，其中，所述自旋检测器包括 铁磁材料、以及插入在所述铁磁材料和所述衬底之间的介电材料。
4. 如权利要求1所述的半导体器件，其中，所述沟道区域包括异质结 构沟道。
5. 如权利要求4所述的半导体器件，其中，所述沟道区域包括应变硅层，该应变硅层形成在虚拟衬底上以形成SiGe/Si异质结。
6. 如权利要求1所述的半导体器件，其中，所述沟道区域包括退化掺 杂结构。
7. 如权利要求1所述的半导体器件，其中，所述衬底包括硅、部分耗 尽的绝缘体上硅、全部耗尽的绝缘体上硅、或者虚拟锗化硅，或者其中两 者或更多者的组合。
8. 如权利要求1所述的半导体器件，其中，所述栅极包括 栅电极材料；以及插入在所述栅电极材料和所述衬底之间的介电材料，其中， 所述栅电极材料是多晶硅和金属二者之一，并且 所述介电材料是二氧化硅、氮氧化硅和高k介电材料中之一。
9. 如权利要求1所述的半导体器件，其中，所述自旋注入器和自旋检测器各自包括铁磁金属。
10. 如权利要求1所述的半导体器件，其中，所述自旋注入器和自旋 检测器各自包括铁磁半导体。
11. 如权利要求9所述的半导体器件，其中，所述自旋注入器和所述 自旋检测器中至少一者的铁磁金属包括Co。
12. 如权利要求11所述的半导体器件，其中，所述铁磁材料由CO构成。
13. 如权利要求1所述的半导体器件，其中， 所述自旋注入器包括固定磁化结构， 所述自旋检测器包括可切换的磁化结构，并且当所述自旋检测器的磁化与所述自旋注入器的磁化平行时，所述自旋 极化电流从所述自旋注入器流到所述自旋检测器。
14. 如权利要求13所述的半导体器件，其中，当所述自旋检测器的磁化与所述自旋注入器的磁化反平行时，所述自 旋极化电流不从所述自旋注入器流到所述自旋检测器。
15. 如权利要求1所述的半导体器件，其中，所述自旋注入器或自旋 检测器中的至少一者被包括在形成于所述衬底中的相应沟槽中。
16. 如权利要求1所述的半导体器件，其中，所述自旋注入器或自旋 检测器中的至少一者被提升为至少部分地在所述衬底上方延伸。
17. 如权利要求1所述的半导体器件，其中，所述自旋注入器或自旋 检测器中的至少一者包括形成在所述衬底上的耗尽的11++半导体层； 形成在所述耗尽的11++半导体层上的介电层；以及 形成在所述介电层上的铁磁层。
18. 如权利要求13所述的半导体器件，其中，所述自旋检测器包括 切换机构，该切换机构被配置为切换所述自旋检测器的磁化方向。
19. 如权利要求1所述的半导体器件，所述自旋检测器包括隧道壁垒，该隧道壁垒被配置为使自旋注入最大化，其中，所述隧道壁垒被选择为满足 (^/ rc(4〃J ，&是非磁性半导体区域中的沟道长度，V是非磁性半导体区域中的自 旋扩散长度， 是沟道区域的有效电阻，并且rc是所述隧道壁垒的隧穿电 阻，并且rc随着所述隧道壁垒的厚度而变化。
20. 如权利要求2所述的半导体器件，其中，所述介电材料包括二氧 化硅、氮氧化硅或者高k材料。
21. 如权利要求1所述的半导体器件，其中，所述半导体器件被配置 为用作电荷晶体管和自旋晶体管，并且如果施加到所述栅极的电压为高、并且所述自旋注入器和自旋检测器 的磁化是平行的，则所述沟道区域传送高的自旋极化电流，如果施加到所述栅极的电压为高、并且所述自旋注入器和自旋检测器 的磁化是反平行的，则所述沟道区域传送低电流，并且如果施加到所述栅极的电压为低、并且所述自旋注入器和自旋检测器 的磁化是反平行的，则所述沟道区域传送低电流。
全文摘要
本发明涉及自旋电子晶体管。一种半导体器件包括包括硅的衬底；形成在衬底上的沟道区域；形成在衬底上、沟道区域的第一侧并且被配置为将自旋极化电流扩散到沟道区域中的自旋注入器；形成在衬底上、沟道区域的第二侧并且配置为接收来自沟道区域的所述自旋极化电流的自旋检测器；以及形成在衬底上、所述沟道区域的地带中的栅极。
文档编号H01L31/00GK101517745SQ200780034437
公开日2009年8月26日 申请日期2007年7月10日 优先权日2006年7月19日
发明者斯瓦鲁普·康古利, 杉岛贤次, 萨恩吉夫·考沙尔 申请人:东京毅力科创株式会社