自旋电子逻辑元件的制作方法
【技术领域】
[0001]本发明的实施例为半导体器件领域，并且具体而言，为自旋电子逻辑领域。
【背景技术】
[0002]诸如自旋转移矩存储器(STTM)等一些磁存储器利用磁隧道结(MTJ)进行存储器的磁状态的切换和检测。图1描述了自旋转移矩随机存取存储器(STTRAM)，这是一种形式的STTM。图1包括由铁磁(FM)层125、127和隧穿势皇126(例如，氧化镁(1%0))组成的117。肌\1将位线(BL)105耦合到选择开关120(例如，晶体管)、字线(WL)llO和感测线(SL)115。通过针对FM层125、127的不同相对磁化强度对电阻(例如，隧穿磁致电阻(TMR))的变化进行评估来“读取”存储器100。
[0003]更具体而言，MTJ电阻是由层125、127的相对磁化方向确定的。在两层之间的磁化方向反平行时，MTJ处于高电阻状态。在两层之间的磁化方向平行时，MTJ处于低电阻状态。层127为“参考层”或“固定层”，因为其磁化方向是固定的。层125为“自由层”，因为其磁化方向是通过传递由参考层所极化的驱动电流来改变的(例如，施加到层127的正电压将层125的磁化方向旋转到与层127相反的方向，并且施加到层127的负电压将层125的磁化方向旋转到与层127相同的方向)。
【附图说明】
[0004]根据所附权利要求、一个或多个示例性实施例的以下【具体实施方式】和对应特征，本发明的实施例的特征和优点将变得显而易见，在附图中:
[0005]图1描绘了常规磁存储器单元；
[0006]图2(a)演示了常规C元件，并且图2(b)演示了对应的真值表；
[0007]图3描绘了本发明的实施例中的自旋电子C元件的俯视图。图4描绘了C元件的对应侧视图；
[0008]图5(&)、5卬)、6(&)、6(13)、6((3)、7(&)、7(13)和7((3)示出了自旋电子(:元件的实施例如何工作；
[0009]图8(a)和8(b)描绘了本发明的实施例中的自旋电子C元件中的由非磁线连接的单独的纳米磁体；
[0010]图9描绘了本发明的实施例中的自旋电子C元件中的由非磁线连接的单独的纳米磁体；以及
[0011]图10描绘了用于本发明的实施例的系统。
【具体实施方式】
[0012]现在将参考附图，其中，可以为相似结构提供相似的下标参考标记。为了更加清晰地示出各种实施例的结构，本文包括的附图是集成电路结构的示意性表示。于是，在仍然结合了所示实施例的所要求保护的结构的同时，例如在显微照相中实际出现的所制造的集成电路结构可能看起来不同。此外，附图可以仅示出对理解所示实施例有用的结构。可能未包括现有技术中已知的其它结构以维持附图的清晰。“实施例”、“各实施例”等是指这样描述的(多个)实施例可以包括特定特征、结构或特性，但并非每个实施例都必需包括特定特征、结构或特性。一些实施例可能具有针对其它实施例所描述的特征中的一些、全部特征或不包括这些特征。“第一”、“第二”、“第三”等描述共同对象，并且指示正在引用类似对象的不同实例。这样的形容词不暗示这样描述的对象必须要采用时间上、空间上的给定序列、排序或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或交互，但它们可以或可以不直接物理或电接触。而且，尽管可以使用相似或相同数字表示不同图中的相同或相似的部分，但这样做并非表示包括相似或相同数字的所有图都组成单一或相同的实施例。
[0013]上述STTRAM仅仅是“超越CMOS”技术(或“基于非CMOS的”技术)的一个示例，其涉及并非完全利用互补金属氧化物半导体(CMOS)技术实施的器件和过程。超越CMOS技术可以依赖于自旋极化(其涉及基本粒子的自旋或固有角动量与给定方向对准的程度)，并且更一般地，依赖于自旋电子学(涉及电子的固有自旋、其相关联的磁矩、以及电子的基本电子电荷的电子学的分支)。自旋电子器件可以涉及TMR，其使用电子通过薄绝缘体以分开铁磁层的量子机械隧穿以及自旋转移矩(STT)，其中可以使用自旋极化电子的电流来控制铁磁电极的磁化方向。
[0014]例如，超越CMOS器件包括在存储器中实施的自旋电子器件(例如，3端子STTRAM)、自旋逻辑器件(例如，逻辑门)、隧穿场效应晶体管(TFET)、碰撞电离MOS(M)S)器件、纳米机电开关(NEMS)、负共栅极FET、谐振隧穿二极管(RTD)、单电子晶体管(SET)、自旋FET、纳米磁体逻辑(NML)、磁畴壁逻辑、磁畴壁存储器等。
[0015]关于逻辑元件并参见图2(a)duller C元件逻辑门是用于实施异步逻辑的关键逻辑器件，并且具有至少两个输入A和B、以及输出C(本文被称为“C”或“Cout”)。图2(a)的C元件包括四个NAND门，但存在C元件的很多其它变化。如图2(b)的真值表200中所示，C元件电路的输出C仅在所有输入A和B都为高时才变高(逻辑“1” )。输出也仅在所有输入A和B都为低时才变低(逻辑“0”)Χ元件可以具有超过两个输入，但其特征在于真值表200中描述的行为。亦即，仅在所有输入都是逻辑“0”时，C元件的输出才为逻辑“0”，并且仅在所有输入都是逻辑“1”时，输出才为逻辑“1”。对于所有其它的输入组合，C元件的输出将维持其先前值(在表200中被标明为元件可以用作用于异步架构的锁存器并且是很多其它基本电路的一部分。
[0016]取决于逻辑器件的【具体实施方式】，C元件可以需要很多晶体管(例如，16个晶体管)。对很多晶体管的需求导致具有大管芯面积的逻辑器件。可以在过程产生参数F方面指定每个门的面积。例如，当前已经有了 F = 22nm的半导体工艺。参数F是由可用光刻方法的分辨率确定的，并且近似等于DRAM阵列的半间距。例如，在每个晶体管的平均面积为75F2时，16晶体管电路的面积为1200F2。此外，这样的大电路需要大的开关能量。而且，这样的大电路是易失性的(即，电路需要电源并且引起备用电力消耗以在状态切换之间维持其逻辑器件的状态)。
[0017]然而，实施例提供了被实施为自旋逻辑器件的C元件逻辑门。由于自旋电子逻辑器件的效率和尺寸的原因，与常规CMOS C元件相关联的管芯有效面积、开关能量和易失性问题被减轻或被解决。换言之，实施例通过利用自旋电子技术实施这种逻辑、C元件的构建块来提供更紧凑且低功率的异步逻辑实施方式。
[0018]实施例通过利用FM膜的磁化强度对逻辑状态进行编码来实施具有自旋电子器件的C元件的逻辑功能。利用STT效应进行写入。通过感测MTJ的TMR来进行读出。实施例在具有1*F的宽度的FM线上实施C元件。可以将C元件实施例的面积保守地估计为32F2(比CMOS实施的C元件小?40倍)。自旋电子C元件也是非易失性的，因为即使在关断通往器件的电力(例如，1小时、1天、1星期或1年)时，电路仍然维持其逻辑状态，因为磁化强度保持不变。这消除了在门未被开关时对消耗备用电力的需求。
[0019]图3包括本发明的实施例中的C元件。这包括将接触部A、B和Cout示于3个纳米柱上的俯视图。3个纳米柱都停靠在公共磁自由层305上。如本文使用的，“公共”自由层是所有三个纳米柱“公共”的，并在它们之间“共享”。在实施例中，自由层是单片式的，而纳米柱内的固定层彼此并不是单片式的。这种布置将(自由层上方的)纳米柱彼此电隔离，以便将从纳米柱顶部进入纳米柱的电流引导到自由层的表面。该布局的当前形状(图3)仅作为示例示出。其它实施例可以考虑其它构造，其中，例如，自由层的一段连接纳米柱“A”和“Cout”，并且自由层的一段连接纳米柱“B”和“Cout”(但未必为“T”型)。例如，实施例可以使用“阶梯状”或“嵌合”图案，其中A纳米柱耦合到Cout纳米柱的一侧上的自由层(成90度角)，并且B纳米柱親合到Cout纳米柱的另一侧上的自由层(成90度角)。在另一实施例中，A纳米柱親合到Cout纳米柱的一侧上的自由层，并且B纳米柱親合到Cout纳米柱的另一侧上的自由层，其中A、B和C纳米柱被线性布置。于是，图3中所示的“T”型并非所有实施例所必要或要求的。
[0020]图4提供了C元件的截面图。自由铁磁层405形成在任选的模板层(例如，Ta和Ru)413或基板或形成于基板上的一些其它层上。模板层的目的是提供具有如下晶格结构的表面:其促成具有均匀晶体结构和均匀厚度的铁磁层的沉积。可以由自由FM层405、非铁磁层410、411和430中的任何或所有层、以及固定FM层407、409、408中的任何或所有层形成一个或多个磁性结。在一个实施例中，非铁磁层410、411和430中的任一个可以是隧穿势皇(例如，Mg0、Al203、Eu0及其合金)。在另一实施例中(或者在紧前面的实施例中)，非铁磁层410、411和430中的任一个可以是非铁磁金属，例如Cu。在一个实施例中，层411是形成于纳米柱416下方的隧穿势皇，以增大输出电流路径中的TMR比。在另一实施例中，非铁磁金属层410和430形成于纳米柱414和415下方，以减小输入电流路径中的电阻。
[0021]在实施例中，纳米柱416还包括接触部403下方的反铁磁(AFM)层406。钉扎AFM层406的作用是防止固定FM层因为STT而经受旋转。纳米柱414和415还包括分别在接触部401和402下方的AFM层404和412，用于与上述相同的目的。AFM层可以包括在例如铁锰合金