且通过STT向元件807给予其自旋。然后可以通过在809中积累的自旋电流来确定元件807的自旋特性，这就是输出。具有一个方向的自旋可以具有“0”状态，并且具有相反方向的自旋可以具有“1”状态。如果自旋电流881和883具有相反自旋，它们可以是减性的，其具有减小的力且不能翻转或改变自由铁磁体807的预先存在的取向。于是，C元件800遵循图2B的真值表。
[0053]图9是C元件900的透视图。C元件900包括与图8(b)的C元件800相同的部件(使用类似数量的系统，但具有9xx序号而非8xx序号)，但C节点现在居于A与B节点的中心。然而，在其它实施例中，C节点可以与A和/或B节点处在不同层中，可以距B节点比距A节点更近，等等。尽管如此，对这幅图并不进行解释，考虑到图9的实施例像图8的实施例那样工作，未对每个编号的元件进行解释。
[0054]尽管几个实施例包括含CoFe的固定层和自由层，但其它实施例可以包括Co、Fe、N1、Ta、B及其组合/合金(例如，CoFeB、NiFe)等。此外，实施例可以包括隧道势皇，其具有MgO之外某种物质，例如其它氧化物。而且，尽管在一些实施例中包括诸如钉扎层404的层，其它实施例未必包括这样的层。
[0055]尽管几个实施例描绘了全都具有相同尺寸的多个纳米柱，例如分别用于图4中的输入A和B的纳米柱414、415，但在其它实施例中，未必一定是这种情况。例如，如果输入A和B距输出C不是等距离的，那么距输出C最远的纳米柱/输入可以比距输出C最近的纳米柱/输入大，以便输入A和B具有成比例的或接近相等的权重(S卩，使得输出C处来自输入A的自旋电流的大小等于来自输入B的自旋电流)。较大的纳米柱可能是通过比用于较接近输出C的纳米柱的固定层大的固定层来承载较大电流所必需的。较大的纳米柱及其相关固定层和开关电流可能是为与另一输入(或多个输入)和输出(或多个输出)共享的自由层的磁极性给予较大影响所必需的。此外，在其它实施例中，A或B的输入的源到A或B纳米柱的距离可以需要较大的纳米柱(例如，输入信号的源距输入纳米柱越远，纳米柱将越大)。在其它实施例中，纳米柱可以大小不一，以改变每个输入对自由层的极性方向的权重。例如，设计者可能希望输入A对自由层的极性具有不成比例的权重，与输入B相反。因此，设计者可以使纳米柱A比纳米柱B更大。如图4所示，输出纳米柱不必距逻辑门的输入纳米柱等距离间隔(S卩，输出纳米柱可以距一个输入纳米柱比一个或多个其它输入纳米柱更近)。在一些实施例中，甚至不使用纳米柱。此外，诸如固定层407、409、408的层(以及包括类似材料的其它层)可以在基板上方形成到相同的高度，但并非所有实施例都需要这样。例如，层407、409可以由公共层形成，而408由用于407、409的公共层上方或下方的层形成。
[0056]尽管在几个实施例中描述了2输入/1输出C元件，但其它实施例可以利用共享自由层的相同概念，虽然对于类似于C元件和C元件的变型的逻辑门已知有更多的输入和/或输出(例如，半静态C元件、具有与输出一起工作的“加”输入、“减”输入和“公共”输入的非对称C元件)。
[0057]实施例可以用于很多不同类型的系统中。例如，在一个实施例中，通信装置(例如，手机、移动计算节点、智能电话、上网本、笔记本、个人计算机、手表和相机)可以被布置为包括本文所述的各实施例。现在参考图10，示出了根据本发明的实施例的系统的方框图。多处理器系统700是点对点互连系统，并且包括经由点对点互连750耦合的第一处理器770和第二处理器780。处理器770和780中的每一个可以是多核处理器，例如，包括利用本文所述的磁体和基于自旋的存储器的嵌入式非易失性存储器。第一处理器770可以包括存储器控制器集线器(MCH)和点到点(P-P)接口。类似地，第二处理器780可以包括MCH和P-P接口 JCH可以将处理器耦合到相应存储器，即存储器732和存储器734，其可以是本地附接到相应处理器的主存储器(例如，本文所述的动态随机存取存储器(DRAM)或基于自旋的存储器)的部分。然而，处理器可以位于与本文所述的存储器相同的芯片上。第一处理器770和第二处理器780可以分别经由P-P互连耦合到芯片组790。芯片组790可以包括P-P接口。此外，芯片组790可以经由接口耦合到第一总线799。各个输入/输出(I/O)装置714可以连同总线桥718—起耦合到第一总线799，总线桥718将第一总线799耦合到第二总线798。芯片组790还可以包括本文描述的磁体和基于自旋的存储器。可以将各种装置耦合到第二总线798，例如包括键盘八氧标722、通信装置797和数据存储单元728，例如磁盘驱动器或其它大容量存储装置(可以使用或不使用本文描述的磁体和基于自旋的存储器)，在一个实施例中，其可以包括代码730。代码可以包括在一个或多个存储器中，存储器包括存储器728、732、734、经由网络耦合到系统700的存储器等。此外，可以将音频I/O 724耦合到第二总线798。
[0058]如本文使用的，处理器或控制器、芯片组或存储器可以包括意在代表现有技术中已知的各种控制逻辑中的任一种的控制逻辑，并且像这样可以很好地被实施为微处理器、微控制器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、可编程逻辑器件(PLD)、固件、软件等。在一些实施方式中，控制逻辑731、735、736等意在代表内容(例如，软件指令等)，在被执行时，其使得系统执行一种方法(例如，存取存储器)。
[0059]各实施例包括半导体基板。这样的基板可以是体半导体材料，其是晶片的一部分。在实施例中，半导体基板是体半导体材料，作为已经从晶片单一化的芯片的部分。在实施例中，半导体基板是形成于绝缘体上方的半导体材料，例如绝缘体上半导体(SOI)基板。在实施例中，半导体基板是突出结构，例如在体半导体材料上方延伸的鳍状物。
[0060]以下示例涉及其它实施例。
[0061]第一示例包括C元件，包括:包括第一固定磁层且耦合到第一接触部的第一纳米柱;包括第二固定磁层且耦合到第二接触部的第二纳米柱；以及包括第三固定磁层且耦合到第三接触部的第三纳米柱，其中(a)第一、第二和第三纳米柱全部形成于公共自由层之上，(b)第三固定磁层、隧道势皇和自由磁层形成磁隧道结(MTJ)。
[0062]第二示例包括示例1的主题，其中，第一和第二纳米柱形成于公共轴上，并且第三纳米柱形成于与公共轴正交的附加轴上。
[0063]第三示例可以包括示例1-2的主题，其中，第一和第二纳米柱中的任一个都不形成于附加轴上。
[0064]第四示例可以包括示例1-3的主题，其中，自由磁层是单片式的。
[0065]第五示例可以包括示例1-4的主题，其中，在为第一和第二纳米柱二者供应低逻辑状态电流时，自由磁层具有低逻辑状态。
[0066]第六示例可以包括示例1-5的主题，其中，在为第一和第二纳米柱二者同时供应低逻辑状态电流时，自由磁层具有低逻辑状态。
[0067]第七示例可以包括示例1-6的主题，其中，在为第一和第二纳米柱供应相反逻辑状态电流时，自由磁层保持先前被编程的逻辑状态。
[0068]第八示例可以包括示例1-7的主题，并且C元件形成于基板上，基板上形成有包括附加MTJ的磁存储器，其中，附加MTJ的固定磁层和第三固定磁层都形成于基板上方的公共层层级上。
[0069 ]第九示例可以包括示例1 -8的主题，包括附加的纳米柱，其包括附加的接触部和附加的固定磁层;其中附加的纳米柱形成于公共自由磁层之上。
[0070]第十示例可以包括示例1-9的主题，其中，第一、第二和第三纳米柱都不包括第一、第二和第三固定磁层之外的任何其它附加的固定磁层。
[0071]第十一示例可以包括示例1-10的主题，其中，可以基于自旋转移矩(STT)效应为C元件的逻辑状态编程，并基于感测MTJ的隧穿磁致电阻(TMR)来读取逻辑状态。
[0072]第十二示例可以包括示例1-11的主题，其中，第三纳米柱包括第三固定磁层与自由磁层之间的隧道势皇层。
[0073]第十三示例可以包括逻辑门，包括:第一、第二和第三纳米柱，每个纳米柱包括固定磁层;其中(a)第一、第二和第三纳米柱中的每个纳米柱形成于公共自由磁层之上并共享公共自由磁层，并且(b)基于第一和第二纳米柱的逻辑状态确定第三纳米柱的逻辑状态。
[0074]第十四示例可以包括示例13的主题，其中，第一、第二和第三纳米柱彼此非共线。
[0075]第十五示例可以包括示例13-14的主题，其中，逻辑门包括异步逻辑。
[0076]第十六示例可以包括示例13-15的主题，包括磁隧道结(MTJ)，其中，MTJ的隧道结包括在第三纳米柱中，并且第一和第二纳米柱中的任一个中都不包括隧道结。
[0077]第十七示例可以包括示例13-16的主题，其中，在为第一和第二纳米柱都供应低逻辑状态时，自由磁层具有低逻辑状态。
[0078]第十八示例包括一种方法，包括:提供包括第一、第二和第三纳米柱的C元件，每个纳米柱包括固定磁层并耦合到接触部;其中(a)第一、第二和第三纳米柱中的每个纳米柱形成于公共自由磁层之上并共享公共自由磁层，并且(b)基于第一和第二纳米柱的逻辑状态确定第三纳米柱的逻辑状态;分别向第一和第二纳米柱提供第一和第二低逻辑信号；以及基于第一和第二低逻辑信号将第三纳米柱从高逻辑状态转换到低逻辑状态。于是，自由层的逻辑状态指定了第三纳米柱的逻辑