专利名称：低抖动双环路分数n型合成器的方法和装置的制作方法
技术领域：
本申请涉及集成电路器件，更具体地说，涉及在生成时钟信号时使用的集成电路。
背景技术：
时钟源通常利用谐振器，例如晶体振荡器或表面声波(SAW)器件。利用晶体振荡器的传统时钟源的精确度由晶体切割的精度以及切割后所执行的校准精度确定。例如，通过在切割后溅射金，可以实现频率调谐。诸如晶体之类的固定频率源所具有的相位噪声性能通常优于例如压控振荡器(VCO)之类的可变频率源的相位噪声性能。这至少部分地是因为VCO中用来改变频率的可变元件(例如，变容二极管)的损耗比固定元件(例如，固定源中的电容器)要高。
然而，由于制造方面的限制，谐振器通常只具有有限的最优范围。即，难以获得大范围的晶体。然而，各种应用具有对谐振器的容易范围之外的众多频率的需求。通常，不同的频率范围需要不同的谐振器。各种时钟源的精度需求是不同的，但是通常都低于百万分之几(ppm)的范围。
希望提供这样一种时钟源满足精度需求，允许使用易于制造且低成本的谐振器，但是仍然能够提供大范围的输出频率以及合适的相位噪声性能。
发明内容
在一个实施例中，提供了一种装置，其包括第一锁相环(PLL)电路，具有用于接收定时参考信号的输入、提供振荡器输出信号的可控振荡器电路、以及多模反馈分频器电路。第二控制环路电路可选择地耦合来向第一环路电路的多模反馈分频器电路提供控制值，由此控制振荡器输出信号。所提供的控制值可以是数字控制值。在一个实施例中，当第二控制环路耦合来向反馈分频器电路提供控制值时，根据所检测到的振荡器输出信号与耦合到第二控制环路电路的参考信号之间的差来确定所述控制值。在一个实施例中，温度补偿耦合电路耦合来根据所检测到的温度提供调节值，并且根据所述调节值来调节提供给多模反馈分频器电路的控制值，同时第二控制环路不耦合来向反馈分频器电路提供控制值。该装置还可以包括电压控制输入，并且根据在电压控制输入上出现的电压值，来调节提供给多模反馈分频器电路的控制值。该装置还可以包括提供定时参考信号的晶体振荡器和表面声波(SAW)谐振器之一。第二控制环路电路可以实现为锁相环，并且包括数字环路滤波器。该装置还可以包括非易失性存储装置；并且当第二控制环路电路不耦合来控制第一PLL电路时，第一PLL电路接收数字控制值作为控制值，来控制述反馈分频器的分频比，其中至少部分地根据在非易失性存储装置中存储的存储控制值来确定数字控制值，存储控制值对应于振荡器输出信号的期望频率。非易失性存储装置中的存储控制值可以基于作为第二控制环路电路检测锁定条件的结果而存储的数字控制值，其中所述锁定条件指示振荡器输出信号锁定到耦合到第二控制环路电路的参考信号。在一个实施例中，第二控制环路电路被实现为低带宽锁相环，并且第一PLL电路的带宽实质上高于第二控制环路电路的低带宽。
在另一实施例中，提供了一种方法，包括选择性地耦合外部环路电路来控制内部环路电路；以及通过从外部环路电路提供控制值来控制内部环路的反馈分频器的分频比，来控制内部环路电路，同时外部环路被耦合来控制内部环路电路，以使内部环路基于提供给外部环路电路的参考时钟信号生成输出信号。该方法还可以包括向内部环路提供来自晶体振荡器和表面声波(SAW)器件之一的定时参考信号作为内部环路电路的输入。在一个实施例中，内部环路电路是分数N型环路，从而定时参考信号的周期可以是内部环路电路生成的输出信号的周期的非整数倍。在一个实施例中，内部环路电路和外部环路电路是锁相环，并且外部环路是低带宽锁相环，而内部环路是带宽实质上高于外部环路电路的低带宽的锁相环。该方法还可以包括从Δ∑调制器提供与控制值相对应的整数流，以控制反馈分频器的分频比。该方法还可以包括当外部环路没有耦合来控制内部环路电路时，向内部环路电路提供数字控制信号作为控制值来控制分频比，其中至少部分地根据非易失性存储装置中存储的存储控制值来确定所述控制值，存储控制值对应于内部环路电路的期望输出频率。该方法还可以包括至少部分地根据检测到的温度来确定提供给内部环路电路以控制分频比的数字控制值。该方法还可以包括至少部分地根据在电压控制输入端子上提供的用来调节内部环路电路的输出频率的控制电压来确定提供给内部环路电路以控制分频比的数字控制值。该方法还可以包括响应于外部环路电路检测到锁定条件，存储与提供给内部环路的分频比相对应的控制信号，以使内部环路生成频率与参考时钟相对应的输出信号。该方法还可以包括从外部环路电路或者从存储了与振荡器输出信号的期望频率相对应的存储控制值的非易失性存储装置之一，选择控制值的源。
另一实施例可以提供一种用于倍增参考时钟信号的装置。该装置可以包括分数N型内部环路电路，其具有用于接收定时参考信号的输入，该内部环路电路包括多模反馈分频器电路以及提供振荡器输出信号的振荡器电路；以及外部环路电路，其耦合到振荡器输出信号并耦合到参考时钟信号，并且生成指示振荡器输出信号与参考时钟信号之间的差的误差信号；并且其中外部环路被耦合来提供分频器控制信号，以根据外部环路电路生成的误差信号控制反馈分频器电路的分频比，由此倍增参考时钟信号。该装置还可以包括Δ∑调制器，其提供与分频器控制信号相对应的整数流。该装置还可以包括提供定时参考信号的晶体振荡器和表面声波(SAW)谐振器之一。该装置的内部和外部环路可以是锁相环，每个锁相环都包括数字环路滤波器。外部环路电路可以是低带宽锁相环，而内部环路电路的带宽可以高于外部环路电路。
另一实施例提供了一种用于倍增参考时钟信号的方法，包括接收定时参考信号作为分数N型内部环路电路的输入，并且生成内部环路输出信号；在外部环路电路处接收参考时钟信号和内部环路输出信号；并且生成指示内部环路输出信号与参考时钟信号之间的差的误差信号；并且从外部环路向内部环路电路的多模反馈分频器电路提供数字控制信号，由此将内部环路输出信号控制为参考设置信号的期望倍数。该方法还可以包括从晶体振荡器和表面声波(SAW)器件之一提供定时参考信号。该方法还可以包括从Δ∑调制器提供与数字控制值相对应的整数流。在一个实施例中，内部环路电路和外部环路电路是锁相环，并且外部环路是低带宽锁相环，而内部环路是带宽高于外部环路的低带宽的锁相环。
参考附图，本领域的技术人员可以更好地理解本发明，并且清楚其各种目的、特征以及优点。
图1图示了集成电路和晶体封装在标准六管脚VCXO陶瓷封装中的器件。
图2图示了集成电路和晶体封装在标准四管脚XO陶瓷封装中的器件。
图3图示了适于用作图1或图2中的集成电路的示例性集成电路的方框图。
图4图示了根据本发明实施例用于编程以及接收配置时钟的可选串行通信端子。
图5图示了用来在串行端口上通信的示例性读和写格式。
图6图示了在串行端口上提供的数据的曼彻斯特编码的示例性使用。
图7图示了校准时钟在串行端口上的示例性使用。
图8图示了图3和4中所利用的数控振荡器的示例性实施例。
图9图示了在图8中的多模分频器中可以使用的示例性相位可选分频器电路的方框图。
图10图示了图9的相位可选分频器的操作。
图11图示了多模分频器的示例性实施方式。
图12图示了图11所示的多模分频器的操作。
不同附图中使用相同的标号表示类似或相同的项目。
具体实施例方式
参考图1，高层图示出了包括与晶体11相耦合的集成电路10的时钟源器件。在一个实施例中，集成电路10和晶体11都被封装在标准陶瓷封装15中，其中标准陶瓷封装15通常用来封装压控晶体振荡器(VCXO)。注意，可以使用其他谐振器件来代替晶体11，例如表面声波(SAW)谐振器。在所图示的实施例中，封装15包括标准输入/输出信号，包括电压控制输入17、电源输入19和地输入21、差分时钟输出以及输出使能(OE)管脚27。图2图示了四管脚XO封装实施方式，其中，没有使用控制电压输入17，并且输出时钟29是单端的。还可以利用六管脚XO封装配置，其中在封装15安装到板上时不连接封装上的控制电压输入。还可以利用具有或不具有晶体振荡器或SAW的集成电路的其他封装方案。
参考图3，方框示了提供固定频率或压控时钟源的集成电路10的实施例。在图3中，集成电路被封装在六管脚VCXO封装中。集成电路300包括数控振荡器(DCO)301。利用分数N型锁相环(PLL)，可以使基于晶体的参考时钟303乘以一个有理数，以提供多种输出频率。分数N型环路可以被视为数控振荡器，其中根据Fout＝M×Fref，输出频率由有理数字M控制。这样，DCO 301可以实现为提供大范围输出频率的分数N型PLL，其输出fosc＝M×fx，其中fx由振荡器303提供。M的精确地可以达到十亿分之几的水平。一个重要的标准是确保DCO(例如图3所示)满足基于固定频率晶体或SAW的振荡器通常所达到的相位噪声规范。一种感兴趣的标准例如是SONET的抖动生成标准。下面将对此进行详细解释。
分数N型锁相环(PLL)允许将进入参考时钟乘以有理数而不是传统PLL设计中常见的整数。这种相乘需要在反馈路径中使用多模(multi-modulus)分频器。这种分频器不是除以固定的整数，而是除以整数序列，该序列随时间接近想要的有理数。该序列可以由数字Δ-∑调制器生成，其中该调制器利用高通滤波器对有理数中加入的量化噪声进行整形。于是，得到的相位噪声也是由高通滤波器整形的。来自分数PLL的总体噪声贡献取决于两个主要因素。第一个主要因素是PLL的更新速率(通常是参考时钟速率)与PLL的环路带宽之间的比例，这是一种与Δ-∑模数转换器(ADC)中的过采样率(OSR)相类似的量度。较高的OSR允许在感兴趣的带宽中更好地抑制量化噪声。对于给定的更新速率，通过降低环路带宽，可以减小噪声贡献。对噪声做出贡献的第二个主要因素是施加于分频器的量化误差，这是进入多模分频器的时钟的时钟周期。
除了上述噪声源之外，PLL中的噪声还有2个其他的主要贡献者第一个其他主要贡献者是来自压控振荡器(VCO)的噪声。集成LC VCO表现出3个噪声区域近频(close in)1/f3、中频1/f2、以及频率独立的高频白噪声。例如，定义这三个区域的示例性拐点在100KHZ和100MHz处。对于在GHz范围振荡的集成LC VCO，1/f3区域是重要的，而白噪声区域是不重要的。当嵌入到PLL中时，到PLL的输出的噪声转移函数是高通滤波器，其拐点在环路带宽处。较宽的环路带宽改进来自VCO的噪声共享。如果环路的带宽超过振荡器的1/f拐点，则在诸如SONET之类的应用中，与现有技术中基于固定频率晶体或SAW的振荡器相比，总体相位噪声性能趋于具有相当的竞争力。
PLL中噪声的第二个其他主要贡献者是来自参考时钟的噪声。存在与上面相类似的噪声区域。如果该时钟是从固定晶体振荡器生成的，则其通常在低频处(1/f3和1/f2)具有相同的竞争力，但是具有重大的白噪声贡献。较窄的环路带宽改进这种源的噪声贡献。
环路带宽的选择是一种最优化，以减小来自各种源的噪声。考虑到LC振荡器在相位噪声以及振荡频率方面的设计现状，以及当今的CMOS工艺实现高速多模分频器和高速Δ-∑调制器的能力，现在可以最优化噪声上限，以获得能超过标准(例如，SONET)的时钟源，并且使这种体系结构实现为时钟源。
DCO环路的良好抖动性能受益于将环路滤波器实现为数字滤波器，这是这样一种技术其允许精确实现环路滤波器，这种环路滤波器与噪声整形函数的拐点和阶数完全匹配，因此可以最好地减小来自该源的抖动贡献。在题为“Digitally Synthesized Loop FilterCircuit Particularly Useful for a Phase Locked Loop”的申请WO 02/05428A2中描述了一种数字环路滤波器。
另外，当前相位误差可以计算为在控制多模分频器的Δ-∑调制器中所计算的所有瞬时频率误差的积分。通过在模拟或数字域中相减，可以消除相位误差，并由此大大减小优相位误差引起的噪声源。结果，可以增加带宽，并由此可以获得整体上更优的抖动性能。
图3所示的器件可以用作压控晶体振荡器(VCXO/VCSO)或者固定频率时钟源(XO/SO)。可以使用寄存器位设置来在操作模式之间进行选择。在压控振荡器操作模式中，在VC模拟电压输入端口309接收控制电压。片上模数转换器(ADC)311将控制电压VC转换为提供给加法电路315的数字控制字(VCADC)，加法电路315生成DCO 301的控制信号M。当工作于VCXO/VCSO模式时，选择器电路319选择319输入B，该输入耦合到非易失性存储装置317的部分349中存储的参考频率(RFREQ)控制值。如这里进一步所述，来自选择器电路的控制值可以在加法电路315中与在节点321上提供的温度补偿值(DELMT)、以及控制VCADC相加，并且和提供给DCO 301作为确定DCO输出的控制信号。在VCXO/VCSO模式中，RFREQ提供优VCADC调节的中心频率。如果不使用温度补偿，则选择DELMT的值，以致不影响DCO 301的输出。
当用作固定频率时钟源时，选择电路还是选择319输入B，以提供非易失性存储装置317的部分349中存储的参考频率(RFREQ)控制值。该控制值在加法电路315中可以与节点上提供的温度补偿值(DELMT)相加。来自加法电路315的和提供给DCO 301，作为确定DCO输出的控制信号。当用作固定频率时钟源(XO/SO)时，ADC 311断电，并且其输出被固定在中档位(mid-scale)值，以致不影响DCO 315。
使用DCO作为时钟源具有数个优点。对输出频率的数字控制允许在非易失性存储器317中存储校准参数。如这里进一步所述，DCO还可以嵌入到外部锁相环中。该外部环路包括具有数字输出和数字环路滤波器337的相位检测器以及DCO 301。当外部环路锁定到参考频率时，在DCO 301的输入处表现出的值是在开路环路操作中获得该频率的正确乘数。因此，在锁相时可以存储该值，并且随后在开放环路的操作中取出该值作为时钟源。如上所述，内部环路的环路带宽优选地大于1/f拐点。取决于具体的实施方式，内部环路的环路带宽的范围可以是从大约10KHz到大约10MHz。外部环路的环路带宽优选地要小得多，例如，低于大约1KHz，甚至低至50Hz或更低。还要注意，与外部环路相比，内部环路被实现为迅速调节以进行改变。外部环路具有低带宽，这允许衰减外部环路的参考时钟输入上出现的抖动，这又能够减小所存储的控制内部环路输出的控制值中出现的抖动。
图3所示的实施例具有生成并存储与通过校准输入接收到的时钟信号相对应的DCO 301的数字控制值的能力。以这种方式，可以将该器件编程为提供具有想要的输出频率的时钟。当工作于校准模式时，如这里进一步所述，例如在端子331并通过信号线333向分频器335提供校准时钟信号。在相位和频率检测器337中校准时钟被比作DCO301的输出，并且生成、滤波且提供误差信号，以调节DCO 301的输出。当DCO的输出锁定到所提供的校准时钟时，可以存储M的值。校准时钟特征是有利的，从而例如该器件利用内部PLL可以将其输出时钟锁定到校准时钟，并且可以针对绝对输出频率和/或频率vs.温度来存储用来将PLL锁定到校准时钟的控制因子。然后该存储值可以用来在正常操作期间控制DCO。
为了提供校准时钟并执行与配置时钟源相关的必要编程，可以提供通信端口，例如串行端口。该串行端口可以作为专用编程端口，或者其功能可以与其他I/O端子相组合。例如，为了提供更灵活的时钟器件，根据一个实施例，OE管脚331是多功能的。即，在一个实施例中，OE端子用作正常的使能信号(根据OE端子上的电压电平，使得提供或不提供输出时钟)。另外，根据本发明的实施例，OE端子331还用于对器件300进行编程和校准。为了对集成电路器件进行编程，OE端子331用来向/从集成电路300传送串行数据。这样，除了正常的使能/禁止功能之外，OE管脚331可以充当对集成电路10的内部存储位置进行访问的串行端口，由此提供可编程性。在一个实施例中，OE管脚是双向的，被实现为具有弱上拉的开路漏极。在某些实施例中，串行通信可以是单向去往集成电路330。另外，OE端子331可以用作校准输入，用来使用内部PLL在内部生成校准校正因子。
将OE端子改装为多功能提供了可编程性以及校准能力，并且因为标准输入端子用于这些功能，所以不需要特殊的封装，这导致额外功能的低成本。重要的是，可以在器件封装和密封之后执行这些功能。另外，可以使用低频测试设备来在对密封封装中的器件提供编程和校准，而不需要任何额外的封装管脚。
在所图示的实施例中，输出使能(OE)端子331是多功能的，因为其能用来提供输出使能功能以及提供编程和校准时钟。可以如下来提供OE端子331的多功能能力。从外部源向OE端子331提供的输出使能信号被提供给控制电路341，其中控制电路341可以包括采样电路和状态机。控制电路341确定所接收到的信号是否是有效输出使能信号、串行数据通信、或校准时钟。如果确定OE端子341上的信号是有效输出使能信号，则利用OE管脚331上的信号值来生成内部输出使能控制信号343，该信号又使能(或禁止)提供差分时钟输出CLKOUT+和CLKOUT-的输出驱动器345。
在一个实施例中，控制电路341如下来确定I/O端子331上出现的信号是否是有效输出使能信号、串行数据、或校准时钟。内部振荡器时钟对OE I/O端子异步地进行过采样。持续时间超过预定时间段tSTATIC的任何静态值(所有样本具有相同值)被解释为使能/禁止信号的改变或有效的使能/禁止信号，并且基于该静态值选择性地使能或禁止输出时钟。时间段tSTATIC可以是可编程的。采样电路用作抗尖峰脉冲电路，确保I/O端子331上的短期变化不会引起输出时钟端子的使能/禁止控制改变。
为了通过I/O端子331提供双向数据通信，利用双向串行数据格式，该格式包括小于tSTATIC的间隔的保证转变。在一个实施例中，串行数据格式包括读或写的指示、寄存器或其他内部地址、以及方向(数据输入或输出)。因为以小于tSTATIC的间隔保证串行通信的转变，所以OE I/O端子上用于串行数据I/O的活动将不会干扰正常的使能/禁止功能。另外，选择足够复杂(例如，具有适当的检错能力)的串行数据格式，以排除正常操作期间OE端子上假信号被不慎解释为串行端口命令的可能性。
为了区分校准时钟和串行数据，利用这样的串行数据命令其向器件指示接着将施加校准时钟。该命令使能校准PLL。在该命令之后，用户向OE端子331提供时钟。即使输出频率高，校准时钟的频率也可以为低，因为在来自振荡器301的反馈路径中使用了分频器347。然而，注意，校准时钟的频率应该高到足以提供小于tSTATIC的间隔的转变，从而不会干扰正常的使能/禁止操作。
参考图4，在另一实施例中，提供了这样一种选择在集成电路器件上使用两个专用I/O之一。P1端口401是专用I/O，其用作寄存器数据读和写的双向串行端口以及校准时钟输入，这与用于进行上述编程和校准而不具有任何OE管脚功能的OE管脚的功能相类似。P2端口403也是专用I/O，其具有与P1相同的串行总线和校准时钟功能；然而，一旦完成编程，P2可以从专用串行端口I/O转换为对输出使能功能的输入控制。与结合图3所述的OE管脚相类似，输入抗尖峰脉冲电路405保证忽略P2管脚上的短期假信号或脉冲，并且不影响内部缓冲禁止控制。通过可编程寄存器为，抗尖峰脉冲间隔的长度(这里也被称作tSTATIC)可以是可编程的，例如，通过对确认所需的连续样本的数目进行编程。在一个实施例中，样本的数目在1和1024之间变化。与上述输出端子331的操作相类似，在状态被确认并且在内部缓冲控制中反映出来之前，P2输入的所有样本应该在抗尖峰脉冲间隔的整个持续时间内具有相同值。在一个实施例中，抗尖峰脉冲的采样时钟速率大约为10MHz(fsamp＝fosc/512)通常在制造测试中使用串行端口，以在片上非易失性存储器(NVM)317中建立想要的器件配置。在器件的通电重启之后可以开始串行端口通信。图5示出了串行总线的一种示例性命令格式。每次传输具有三个八位字节的数据报头字节501、指令字节503、以及地址/数据字节505。读命令存在一个额外的时钟周期507，以便在器件发送第一个读取位之前，留有时间来放置与处于高阻状态的器件连接的测试器件的传送输出。如果检测到任何无效输入数据或这如果在总线上没有出现任何活动，则串行端口状态机(可以是抗尖峰脉冲电路83的一部分)返回其初始化条件。该特征保证在传输信号开始之前总是使状态机处于已知的条件。在一个实施例中，从测试设备(主)发送到器件(从)的所有数据是曼彻斯特编码的，其符号速率大约为10kbps。曼彻斯特编码在器件用来确定主设备传输速率的数据模式中创建保证转变。从器件发送到测试设备的读数据是非归零(NRZ)格式，这最大化测试设备主的可用采样时间。测试设备主可以使用用来生成传送数据的相同内部时钟来对读数据进行采样。
表2
图6图示了曼彻斯特编码的“0”和“1”，并且还示出了所需的报头数据模式。注意，报头包含多个曼彻斯特违反码，以便增加其唯一性并较少错误报头检测的机会。
在另一实施例中，电压控制输入309可以用作串行通信端口。
再参考图3所示的实施例，数控振荡器(DCO)301由数字频率控制字M驱动，并且产生低抖动输出时钟。提供给DCO 301的控制字M是通过在加法器315中将参考频率控制字(RFREQ)与VCO ADC 311的输出(VCADC)(如果使用的话)以及温度补偿值(DELMT)(如果使用的话)相加生成的。固定频率外部晶体303、SAW或时钟提供合成输出时钟所需的低抖动参考。在一个实施例中，数字地完成频率合成，这消除了敏感的噪声进入点。
在一个实施例中，可以使用具有递增精度等级的不同校准方法。对于某些应用，晶体振荡器、SAW振荡器、或外部参考时钟的固有频率精度和温度稳定性可能是足够的。在这种情形中，不需要校准特征。可以使用寄存器位来禁止校准校正特征，在这种情形中，强制使温度补偿值(DELMT)为中档位，以致不影响提供给DCO 301的数字控制字。
在某些应用中，对使用晶体或SAW类型的器件执行一次特征化就足够了，从该特征化中得到一组标称校准校正因子。在特征化之后，这些校准因子可以加载到每个器件的存储器中，而不用单独校准。这种应用有时需要在最初生成标称校准因子，但是不需要对每个器件进行校准。
或者，可以单独校准每个器件，对每个器件生成唯一一组校准因子。这种方法解决了由于器件和晶体或SAW的每次校准的性能参数所造成的误差。以增加的测试时间为代价，可以获得最高水平的误差减小。当每个器件和晶体或SAW被安装且封装在一起然后在封装之后进行测试时，单独校准是可行的。
在一个实施例中，DCO的频率和温度校准方法使用在串行端口处(例如，在OE管脚、P1或P2处)施加的外部校准时钟。在校准模式中，在DCO周围实现数字锁相环(PLL)，将DCO输出时钟锁定为低频输入校准时钟的整数倍。一旦施加了校准时钟，器件在内部生成所需的校准校正因子，以生成想要的输出频率。
参考图3和4，根据本发明实施例的校准如下操作。首先，关闭温度补偿DELMT(随温度的ΔM)。这强制其对加法电路315的贡献为0。如果想要的话，可以在完成校准之后将其使能。如果器件被用作VCO，则在校准期间，应该使能VCO模式，并且应该将模拟输入VC309设置为其中档位电压。这将模数转换器311设置在中等范围。如果器件被用作固定频率振荡器，则应该禁止VCO模式以使ADC 311的输出处于中档位，并由此不影响输出频率。接着，应该通过选择分频器335的N3分频器值，来选择校准时钟频率范围。在一个实施例中，校准时钟有两个可能的频率范围。可以使用寄存器位来选择从1到2MHz的范围(分频器值＝1)。为了选择从8到16MHz的范围，输入分频器N3被设置为8的分频器值。校准时钟频率范围的选择基于制造测试环境中精确时钟源的可用性。其他实施例可以具有不同的分频器模块N3值，或者完全没有分频器模块。
应连同校准时钟频率一起选择分频器335(N3)、347(N2)和346(N1)、以及高速分频器(HS_DIV)(见图8)的值。对于本发明的一个实施例，校准时钟频率与输出频率之间的关系的等式如下fOUT＝fCALCK×N2/(HS_DIV×N1)(对于N3＝1)，或fOUT＝fCALCK×N2/(8×HS_DIV×N1)(对于N3＝8)，其中，HS_DIV＝[4，5，6，7，9，11]，1≤N1≤27且N2＝256、512、1024。
在某些实施例中，校准环路带宽也是可选择的。在一个实施例中，有两种校准环路带宽的选择可用，根据寄存器位来对它们进行选择。较宽的带宽提供较快的稳定时间，但是在DPLL冻结时允许大多数的校准时钟相位噪声影响绝对频率精度。较低的带宽具有较慢的稳定，但是在DPLL冻结时绝对频率值的变化较小。最优的选择是校准时钟抖动与应用的绝对频率精度需求的函数。
参考图7，控制电路341然后接收到这样的命令通过串行端口寄存器写，将校准时钟通(CCK_ON)寄存器位设置为1，这指示要向串行端口(输入/输出端子27、P1、或P2)提供校准时钟。随后，可以提供校准时钟，作为校准PLL的输入频率参考。图7图示了在施加校准时钟之后的命令序列，包括报头、写命令和数据。响应于写命令，控制状态机从数字相位检测器和环路滤波器337中选择复用器输入A，其中数字相位检测器和环路滤波器337在该配置中形成具有DCO 301的锁相环。通过节点333向分频器电路335提供校准时钟(CALCK)。数字相位检测器和环路滤波器337检测校准时钟与DCO 301的输出之间的相位/频率差，并且通过复用器319向加法器315提供校正信号，以调节提供给DCO 301的控制信号M，以便反映这种差异。校准时钟施加足够长的时间，以允许PLL稳定并建立将DCO 301的输出时钟锁定到低频输入校准时钟的整数倍所需的控制因子。在一个实施例中，根据所利用的分频器，DCO可以锁定到校准时钟的分数倍(例如，整数之比)。注意，由于PLL的反馈路径中的分频器347，即使对于具有高速输出时钟的那些器件，校准时钟也可以是低频信号。注意，可以通过发送到串行端口的命令、例如由控制电路341中的状态机生成的内部控制的结果、或者这两者来控制校准期间的控制操作(例如选择复用器输入以及存储M的值)。
一旦PLL被锁定并且稳定下来，就停止校准时钟，如图7所示。这使器件的内部状态存储起来并且CCK_ON为自动复位为0。控制电路341检测到时钟的停止，这使其在内部冻结校正或控制值。检测到时钟停止所需的延迟允许在存储控制值之前扰乱PLL，则可以在片上保持控制值的历史，并且可以保持在实际时钟停止之前存在的控制值。所存储的值可能是由相位检测器以及环路滤波器51生成的校正因子或者是在PLL被锁定为校准时钟时的M值(实质上与加法电路315之后的校正因子相同)。为了避免由于时钟丢失的检测延迟而导致的冻结寄存器值的任何不准确，保持这些值的运行历史，并且在PLL冻结时存储恰在时钟丢失之前存在的值。运行历史可以村村在控制电路341的寄存器中。控制值与适当的分频器值一起可以存储在非易失性存储器317(例如，可以实现为EPROM、EEPROM、或任何其他合适的非易失性存储器)中。在正常操作期间，通过将控制值提供给加法节点315，所存储的控制值用来生成提供给DCO 301的控制值。
在一个实施例中，在校准PLL中包括锁定检测机制。锁定检测位(LOCK)是对PLL相位检测器输出的分析结果。每当相位检测器输出指示全量程条件(相位周期滑移)时，设置可重触发单步(one-shot)。通过寄存器位，单步的重触发时间可以是可编程的。因此，如果在重触发时间内没有发生周期滑移，则将内部锁定检测指示符位(LOCK)设置为1，这指示PLL处于锁定状态。可以查询内部锁定检测指示符位(LOCK)，以验证在校准时钟活动期间PLL达到了锁定。
一旦校准时钟停止了由预定时间段定义的足够长时间，内部过采样状态机返回其复位或初始化状态，等待OE、P1、或P2上的进一步活动，并且准备接收其他命令。这种超时特征防止了状态机的锁闭，这保证用户知道起始条件。
注意，通过输入/输出端子331可获得的串行通信能力还允许用户对固定控制值编程，以通过向参考频率存储位置349写入，将该值提供给复用器319，并且选择复用器319的B输入提供给加法电路315，来将振荡器301设置为特定的输出频率。另外，在某些实施例中，可以通过输入/输出端子所提供的串行端口来对部分或所有分频器模块中的分频器比值进行读和/或写。
注意，还可以不使用校准时钟输入来执行校准。然而，这需要向器件进行多次串行数据写入，以设置例如通过加法电路315所提供的数字控制值，从而尽管控制电压VC居中，但是时钟输出信号与外部校准时钟相匹配。通过不是使用通过串行端口提供的校准时钟，器件通过将其PLL锁定到校准时钟，能自己发现想要的校正值。
片上非易失性存储器(NVM)317在制造时提供器件配置设置以及校准设置的永久存储。NVM存储器空间包括对器件进行完全配置所必需的所有设置的位。易失性存储器空间包括每个NVM位的复制位，加上不需要非易失性存储的其他位。在一个实施例中，非易失性存储器是一次性可编程的。可以提供主要(M1)和次要(M2)NVM空间，以允许在器件的寿命内两次写入NVM设置。可以使用状态寄存器来指示M1和M2的当前状态。使用STORE命令，从易失性存储器(例如寄存器)向NVM写入数据。带有NVM空间中的副本的所有易失性存储器位是一个命令写入的。在第一次执行STORE命令时，向M1NVM空间写入。当发起写入时，永久性地设置状态位(M1_WR)。一旦完成写入，STORE复位为0，进行对M1的读取，并且结果与易失性存储器设置相比较。如果匹配，则NVM写入成功，并且永久性地设置M1_CHK状态位。下一次执行STORE命令时，将向M2NVM空间写入。在器件通电或复位之后，检查NVM状态位，并且将适当的NVM存储器空间下载到易失性存储器中。还可以在发出使用RECALL寄存器位的命令时，下载适当的NVM空间。一旦下载完成，RECALL自动复位。
在通电时，器件内部执行通电复位(POR)，这复位内部器件逻辑，将非易失性存储器中存储的各种设置加载到易失性存储器(例如，各种控制寄存器)中，并且使器件输出进入高阻状态。可以使用寄存器位来发起复位。
在一个实施例中，器件的中心频率由作为控制输入M提供给DCO的参考频率(RFFREQ)以及HS_DIV(见图8)和N1输出分频器值确定。在一个实施例中，器件能够存储四组唯一的RFREQ、HS_DIV以及N1值，代表四个唯一可选的输出频率。在四组想要的频率之间不需要存在任何关系。这种特征在基于系统配置而需要不同输出频率的应用中是有用的。FRQSEL[1:0]输入407(图4)选择使用哪组RFREQ、HS_DIV以及N1值。如果不想要这种特征，则可以使FRQSEL[1:0]管脚悬空，在这种情形中选择默认值。
注意，图3和4所示的器件可以提供温度补偿。这种补偿是通过基于温度计351检测到的温度从非易失性存储器317提供适当的温度补偿值来实现的。对温度补偿的校准包括对各个感兴趣的温度生成数字校正因子。
在一个实施例中，按如下方式来确定温度补偿值。首先，确定参考温度点。在该温度下的校准设置DCO的RFREQ值，并且相对于该参考点计算所有其他温度/频率点。参考温度不必是操作的标称环境温度。为了建立参考温度校准点，将温度校准点寄存器(TCP[2:0])设置为000，FRQSEL[1:0]＝11(如果提供该特征的话)，并且使器件变为想要的参考温度。然后通过串行端口施加校准时钟。当时钟停止时，分别在RFREQ_11以及RTEMP RAM寄存器中存储与冻结频率相对应的M值以及温度值。所存储的M和温度值是恰在时钟停止之前存在的值，以避免在校准时钟停止之后可能出现的任何假信号。
为了生成沿着温度的校准点，在建立参考温度校准点之后，将TCP[2:0]设置为001，以指示正在建立下一温度校准点，并且将FRQSEL[1:0]设置为11，并且使器件变为想要的温度。如前所述，施加校准时钟。当时钟停止时，冻结的Δ频率值(相对于RFREQ_11)存储在DELMT1寄存器中。冻结的Δ频率值＝(参考温度处的M)-(下一温度校准点处的M)。相关的温度存储在TEMP1寄存器中。对于每个其他温度校准点，增加温度校准点寄存器，并且在想要的温度处再次施加校准时钟，将新冻结的Δ频率值与相应的温度一起存储起来。随后将温度的ΔM值存储在非易失性存储器中。在操作期间，当温度计351指示参考温度时使用参考温度处的M值，并且根据温度计351检测到的温度来提供适当的偏移(作为DELMT提供)。在其他实施例中，存储在具体温度处的M值而不是ΔM，并且提供该值用于温度补偿。
在一个实施例中，器件可以存储多至6个校准点(频率和温度对)(包括参考点在内)，以随着温度校准器件。在开启了温度补偿特征的正常操作中，器件使用N-1阶多项式来在所提供的校准点之间进行插值，其中N是要使用的校准点的数目，这在一个实施例中是可以使用寄存器位来编程的。例如，如果向RFREQ_11、DELMT1、DELMT2、以及DELMT3写入值，而没有使用DELMT4和DELMT5，则用户设置N＝4，从而使用3阶多项式插值。
如图4所示，并如上所述，使用频率选择输入FREQSEL[1:0]，可获得多频特征。如果使用多频特征，通过将器件保持在参考温度，设置FREQSEL[1:0]＝10，并且在适当的频率处再次施加校准时钟，可以获得对其他频率的温度校准。当时钟停止时，将冻结的频率控制值存储在RFREQ_10中。如果还想要第三和第四频率，则分别在FREQSEL[1:0]＝01和00的情况下重复上述过程。
为了额外补偿温度变化(这会影响例如由XO提供的参考频率)，将随着T的ΔM值与参考频率控制值RFREQ一起提供给加法电路315。这样，在参考温度校准点处生成的控制值以及如上所述的插值Δ被提供给加法器315，并且被用来生成M值。注意，可以利用除了上述插值之外的其他温度校准算法。在图4所示的实施例中，该功能是由控制电路341执行的。
参考图8，图示了数控振荡器(DCO)301的示例性实施例。晶体(或SAW)振荡器303向DCO 301提供定时参考，并且向相位和频率检测器801提供一个输入。相位和频率检测器801生成晶体振荡器输入与来自VCO 805的反馈之间的差的误差项。注意，反馈是由多模分频器模块807提供的。在图8所示的实施例中，DCO是分数N型环路。在校准期间，DCO 301用作内部环路，其反馈分频器由外部环路控制，其中外部环路包括分频器335、347、相位检测器和模数转换器851、滤波器853、Δ∑调制器809以及内部环路的部分。内部环路或DCO 301是分数N型环路，其中由晶体或SAW 303提供的参考时钟的周期是VCO805提供的振荡器时钟信号的周期的非整数倍。使用分数N型环路允许使用低成本的定时参考，例如低成本的晶体振荡器。在正常操作期间，DCO从加法电路315接收基于ADC 311、DELMT和RFREQ的控制值。这样，通过Δ∑调制器809(其被耦合来调节提供给分频器模块807的分频器值)来调节DCO 301的反馈环路，实现了温度补偿。
注意，形成DCO 301的内部环路利用数字环路滤波器，以允许环路滤波器集成在集成电路上，以便减小潜在的额外噪声源。另外，如上所述，数字环路滤波器的利用允许了与噪声整形函数的拐点和阶数完全匹配的环路滤波器的精确实现，因此能够最好地减小来自该源的抖动贡献。
在一个实施例中，多模分频器807是由一串分频器形成的。因为反馈频率可能在GHz的范围中，所以使用预定标器来将反馈信号例如进行4或5分频。随后的分频级(例如，多个4分频和/或5分频的级)根据想要的分频器值，进一步将反馈信号分频为适当的值。
参考图9，图示了可以用作多模分频器807的一部分的示例性相位可选分频器900的方框图。8个时钟信号P0～P7提供给选择器电路901。在所图示的实施例中，选择器电路901实现为复用器。从寄存器905提供的3位控制信号903选择时钟信号P0至P7中哪一个由选择器电路输出。时钟信号P0～P7具有不同的相位。通过选择复用器901提供哪个时钟信号，分频器电路可以生成不同频率的时钟信号。
参考图10，定时示了分频器电路900的操作。如图10所示，从时钟1010(示作hsclk)得到时钟信号P0～P7。在一个实施例中，hsckl 1010大约为2.5GHz，并且时钟信号P0～P7是时钟信号hsclk的四分之一，大约为625MHz。再参考图9，通过在加法电路907中将值A加到当前选择信号903以生成提供给寄存器905的和，分频器电路900选择要输出的下一脉冲。下标图示了为获得不同分频值而提供给加法电路907的A值。
现在参考图10说明使用分频器电路900来生成从hsckl信号分频得到的时钟信号。假设希望将hsclk信号2分频。
参考上表，可以看到为了2分频(分频因子)，A的适当值为4。假设当前选择的时钟是P0，因此从寄存器905提供的选择信号被配置为选择P0，例如，使用000的值。为了选择复用器输出的下一脉冲，加法电路407将从寄存器905提供的当前值(000)与A的值(4)相加，并且将和4提供给寄存器905，以选择P4作为复用器901输出的下一脉冲，如图10所示的时钟信号1020(Div 2.0)所示。加法电路907实现为模N加法电路，其中N等于提供给复用器401的时钟信号的数目(在所图示的实施例中为8)。在4作为寄存器905提供的选择信号的当前值的情况下，作为选择信号提供的下一值是0，这选择P0作为选择电路901要输出的下一脉冲。也就是说，在模8加法电路中，4(选择信号的值)+4(A的值)＝0。不断将A加到当前选择值，以生成下一脉冲，并且如图10所示，输出从相位P0和P4选择的脉冲序列，以生成等于hsclk/2的输出时钟信号。
现在描述2.5分频的情况。假设当前选择的时钟是P0，因此控制线903上的选择信号将被配置为选择P0，例如，使用值000。参考表1，为了2.5分频(分频因子)，A的值为5。加法电路907向寄存器905提供和5，以选择P5作为复用器901输出的下一脉冲，如图10所示的时钟信号1030(Div 2.5)所示。在5作为选择信号的当前值的情况下，作为选择信号提供的下一值是2，这选择P2作为选择电路901要输出的下一脉冲。也就是说，在模8加法电路中，5(选择信号的值)+5(A的值)＝2。将A加到当前选择值以生成下一选择值，将下一选择值提供给选择电路。所选择的下一脉冲是P7。
在一般的情形中，对于图9所示的电路，假定有8个相位的时钟，其中p(n)是在时间“n”处选择的相位，则由p(n+1)＝(p(n)+A)mod8来实现相位选择。图10还示出了分别对4、5以及5.5分频所选择的脉冲540、550、560。
参考表1，注意，对于图9所示的实施例，前三个分频值(0.5、1.0、1.5)是不可用的。同样，对于较长的分频操作，例如，4.5、5、或5.5分频(其中M＝1、2或3)，需要忽略在较长分频中输出的第一脉冲。这在图10中进行了图示。这样，例如，对于5分频的情况，并且假设P0是初始脉冲输出，并且A＝2，忽略第一个P2脉冲1001，但是复用器901提供第二个P2脉冲。类似地，在提供第二个P2脉冲1002之后，忽略第一个P4脉冲1003。在每次都忽略第一脉冲的情况下，A的实际值＝9。在节点909上提供的结果波形1050在图10中被标记为Div 5.0。类似地，在5.5分频的情形中，如波形1060所示，忽略图10所示的初始脉冲1007和1009。
再参考图9，为了获得较长分频(例如，图10所示的5和5.5分频的情形)的必要延迟，在一个实施例中，利用第二选择器电路921，其具有第二加法器电路923和第二寄存器925。在加法器电路923中，将跳过延迟值3加到当前选择值903。跳过延迟指示在更新寄存器905中的选择信号之前应该跳过多少相位步(时钟P0～P7中每一个都是一个相位步)。如图9所示，在节点909上来自复用器901的输出时钟与来自加法电路923的和一起用来更新寄存器925。复用器921选择的时钟用来更新寄存器905。对于A＝1、2或3，这确保了选择信号的值在跳过了第一脉冲之前不会改变。例如，如果当前选择的时钟是P0并且A＝1，跳过计数为3，则寄存器905在P3之前不会更新，由此确保跳过第一个P1脉冲。参考图10，跳过延迟3确保了不输出不想要的脉冲1001、1003、1007和1009。注意，在某些实施例中，复用器901除了接收各种相位集合之外，还可以被耦合来接收稳定状态的输入信号，例如，地信号。这样，可以选择复用器不输出信号。
图11图示了在图8所示的DCO 301中如何可以利用多模分频器(例如，图9所示的多模分频器)的实施例。参考图11，方框示了根据本发明实施例的多模可编程分频器电路。VCO 805提供大约10GHz的时钟信号，该时钟信号在分频器1103和1105中被分频为大约2.5GHz的时钟信号。为了在低功耗条件下操作高频率的分频器，某些实施例避免将控制信号馈送到高速电路中。相反，一个实施例在高速部分中利用最少的晶体管来节电，并且利用这里所述的分频器的多相位输出来获得等价的速度。可编程性被推到较低频率的电路中。来自节点1103的5GHz信号被馈送到两个分频器(2分频的分频器1105以及4分频的分频器1107)的级联，其中分频器1107是生成8个不同相位的相位生成器。分频器1107向脉冲宽度控制器(PWC)1109提供信号，PWC1109又通过触发器1111向8:1相位选择复用器1113提供信号。相位选择复用器1113将来自PWC 1109的八(8)个相位之一引导到其输出。复用器1113的输出用来作为Q分频的计数器(/Q)1117的时钟，该计数器生成分频器输出。该输出还用来触发有限状态机(FSM)1115，该有限状态机实现复用器控制(相位选择)算法，例如，如图9～10所示的算法。
在一个实施例中，如图11所示，Δ∑调制器809向模块1119提供整数流M’，以提供分数n分频能力。M’是接近有理数M的一串整数。注意，在某些实施例中，模块1119可以结合在有限状态机1115中。假设输入频率是fin并且输出频率是fout，则分频比M＝fin/fout。在一个实施例中，M＝((9.7GHz～11.32GHz)/2)/(10MHz(Xoxc)～320MHz(SAW))。这样，M＝15.15625～566。在一个实施例中，Δ∑调制器是八级量化器，其将分数范围扩展为M-3至M+4，如图15所示。Δ∑调制器例如可以实现为三阶Δ∑调制器。假设扩展M的分数范围，M的范围从大约12至大约570。图11所示的分频器电路在根本上用作整数分频器，其中M’的值在从M值为12时的大约416MHz到M值为570时的大约为9MHz的更新频率的范围内改变的频率处更新。
可以从下面的算术表达式理解图11所述的分频器的操作 其中，Q是商，R是余数，并且M’是分频比。从该算术表达式，分频比M’＝8Q+R。这样，分频比被拆分为恒定系数(这里是8，但是其他数字当然也是可以的)乘以商Q(＞＝1)以及余数(R)。通过由有限状态机(FSM)1115控制的相位选择复用器1113实现R部分。控制逻辑1119接收分频比M’，将其拆分为两部分Q数和R数。将Q数发送到Q分频器1117输入位，而R数由有限状态机1115使用。8Q值可以理解为粗调能力，而R值提供微调能力。
可以在较高速度的分频电路1105和1107实现8分频、恒定系数。可以在较低速度的电路中执行Q分频以及R分频。可以在可变分频器电路1117中执行Q分频，该分频器电路1117具有低得多的输入频率，由此可以由低速度电路实现。可以在相位选择复用器1113中实现R分频。复用器1113在每个输出周期中选择与上一相位偏移R步的相位(R可以是正数或负数)，这样得到分频因子8Q+R。R类似于图9和10中利用的A。通过改变Q和R，得到了灵活的可编程性。下面示出了可以利用的各种R值的示例。
R＝(-4，-3，-2，-1，0，1，2，3)R＝(-3，-2，-1，0，1，2，3，4)R＝(-2，-1，0，1，2，3，4，5)R＝(-1，0，1，2，3，4，5，6)
R＝(0，1，2，3，4，5，6，7)在上述的每种R方案中，存在与每一相位步对应的8个值。选中的R方案确定了可获得的最小分频比以及Q计数器输入处的最大输入频率。例如，比较方案R＝(-4，-3，-2，-1，0，1，2，3)与R＝(0，1，2，3，4，5，6，7)，第一个方案可以获得的最小分频比为/3，而第二个方案只能获得/8的最小分频比。然而，第一个方案需要Q计数器能够工作于较高频率。与其他R方案相比，其对复用器控制信号生成要求更严格的定时需求。其还消耗更多功率，并且可能需要定制数字电路。图12图示了R＝(-3，-2，-1，0，1，2，3，4)的操作。
图12的顶部图示了相位选择复用器1113的输入，而图12的底部图示了在各种分频值时的输出。
下面说明Δ∑调制器在分数N型环路中的使用。例如，假设M的值为100，以从DCO 301获得想要的标称输出频率(图3)。由上述插值确定的温度补偿值可能使温度补偿后的M值变为100.5。在一个实施例中，Δ∑调制器提供具有从-3至4的8个不同整数级的输出，以代表分数部分，这些值与整数部分(100)组合，并且映射到N分频的多模分频器模块807中。这样，可以将范围在97至104的值作为分频器值提供给N分频的多模模块807。Δ∑调制器的使用允许使用适当的值来达到平均值为100.5。注意，分频模块807以节点800上提供的XO(或其他参考)时钟频率的速度来生成值。还要注意，可以使用噪声整形来将反馈分频器中生成的任何噪声置于随后可以由环路滤波器803中的低通滤波器滤除的频带中。
再参考图8，在另一实施例中，所图示的集成电路作为时钟乘法器电路被耦合来对在分频器335处接收到的参考信号REF进行乘法，并且提供相乘之后的值作为DCO 301的输出。在这种情形中，相位检测器和环路滤波器337向复用器853提供数字值，然后又提供给Δ∑调制器809。通过在分频模块335和347中设置分频值，可以选择乘数值。在各种实施例中，这些值可以是管脚可编程的，可以通过串行端口编程，或者是预定的。当用作时钟乘法器时，外部环路带宽低，以最小化从参考信号REF中存在的抖动转移的抖动。
注意，这里所使用的术语“管脚”和“端子”意在表示封装或集成电路上提供的任何种类的电气连接，例如封装上的管脚或者集成电路上的接触焊盘。术语“输入/输出(I/O)”意在表示用作输入、输出或这两者的端子。
这样，描述了用于实现时钟源的各个实施例。这里陈述的对本发明的描述是说明性的，并不是要限制本发明的范围，本发明的范围由所附权利要求限定。例如，尽管描述了PLL，但是可以利用其他控制环路(例如，锁频环)来生成适当的校正/控制值，以校准振荡器。基于这里所陈述的描述，可以对这里所公开的实施例做出其他的改变和修改，而不会脱离所附权利要求所限定的本发明的范围。
权利要求
1.一种装置，其中包括第一锁相环(PLL)电路，包括用于接收定时参考信号的输入、提供振荡器输出信号的可控振荡器电路、以及多模反馈分频器电路；和第二控制环路电路，其可选择地耦合来向所述多模反馈分频器电路提供控制值，由此控制所述振荡器输出信号。
2.如权利要求1所述的装置，其特征在于所提供的控制值是数字控制值。
3.如权利要求1所述的装置，其特征在于，在所述第二控制环路耦合来向所述反馈分频器电路提供所述控制值时，根据所检测到的所述振荡器输出信号与耦合到所述第二控制环路电路的参考信号之间的差来确定所述控制值。
4.如权利要求1至3中任一项所述的装置，其特征在于还包括温度补偿耦合电路，其耦合来根据所检测到的温度提供调节值，并且其中根据所述调节值来调节提供给所述多模反馈分频器电路的所述控制值，同时所述第二控制环路不耦合来向所述反馈分频器电路提供所述控制值。
5.如权利要求1至4中任一项所述的装置，其特征在于还包括电压控制输入，并且其中根据在所述电压控制输入上出现的电压值，来调节提供给所述多模反馈分频器电路的所述控制值。
6.如权利要求1至5中任一项所述的装置，其特征在于还包括提供所述定时参考信号的晶体振荡器和表面声波(SAW)谐振器之一。
7.如权利要求1至6中任一项所述的装置，其特征在于所述第二控制环路电路是锁相环，并且包括数字环路滤波器。
8.如权利要求1至7中任一项所述的装置，其特征在于还包括非易失性存储装置；并且其中当所述第二控制环路电路不耦合来控制所述第一PLL电路时，所述第一PLL电路接收数字控制值作为所述控制值，来控制所述反馈分频器的分频比，至少部分地根据在所述非易失性存储装置中存储的存储控制值来确定所述数字控制值，所述存储控制值对应于所述振荡器输出信号的期望频率。
9.如权利要求8所述的装置，其特征在于所述非易失性存储装置中的所述存储控制值基于作为所述第二控制环路电路检测锁定条件的结果而存储的数字控制值，其中所述锁定条件指示所述振荡器输出信号锁定到耦合到所述第二控制环路电路的参考信号。
10.如权利要求1至9中任一项所述的装置，其特征在于所述第二控制环路电路被实现为低带宽锁相环，并且所述第一PLL电路的带宽实质上高于所述第二控制环路电路的低带宽。
11.一种方法，包括选择性地耦合外部环路电路来控制内部环路电路；以及通过从所述外部环路电路提供控制值来控制所述内部环路的反馈分频器的分频比，来控制所述内部环路电路，同时所述外部环路被耦合来控制所述内部环路电路，以使所述内部环路基于提供给所述外部环路电路的参考时钟信号生成输出信号。
12.如权利要求11所述的方法，其特征在于包括向所述内部环路提供来自晶体振荡器和表面声波(SAW)器件之一的定时参考信号作为所述内部环路电路的输入。
13.如权利要求12所述的方法，其特征在于所述内部环路电路是分数N型环路，从而所述定时参考信号的周期可以是所述内部环路电路生成的输出信号的周期的非整数倍。
14.如权利要求11至13中任一项所述的方法，其特征在于所述内部环路电路和外部环路电路是锁相环，并且所述外部环路是低带宽锁相环，而所述内部环路是带宽实质上高于所述外部环路电路的低带宽的锁相环。
15.如权利要求11所述的方法，其特征在于还包括从Δ∑调制器提供与所述控制值相对应的整数流，以控制所述反馈分频器的分频比。
16.如权利要求11所述的方法，其特征在于还包括当所述外部环路没有耦合来控制所述内部环路电路时，向所述内部环路电路提供数字控制值作为所述控制值来控制所述分频比，至少部分地根据非易失性存储装置中存储的存储控制值来确定所述控制值，所述存储控制值对应于所述内部环路电路的期望输出频率。
17.如权利要求16所述的方法，其特征在于还包括至少部分地根据检测到的温度来确定提供给所述内部环路电路以控制所述分频比的所述数字控制值。
18.如权利要求16所述的方法，其特征在于还包括至少部分地根据在电压控制输入端子上提供的用来调节所述内部环路电路的输出频率的控制电压，来确定提供给所述内部环路电路以控制所述分频比的所述数字控制值。
19.如权利要求11所述的方法，其特征在于还包括响应于所述外部环路电路检测到的锁定条件，存储与提供给所述内部环路的所述分频比相对应的控制信号，以使所述内部环路生成频率与所述参考时钟相对应的输出信号。
20.如权利要求11所述的方法，其特征在于还包括从外部环路电路或者从存储了与所述振荡器输出信号的期望频率相对应的存储控制值的非易失性存储装置之一，选择所述控制值的源。
全文摘要
第一锁相环(PLL)电路(301)包括用于从振荡器(303)接收定时参考信号的输入、提供振荡器输出信号的可控振荡器电路(805)、以及多模反馈分频器电路(809)。第二控制环路电路通过选择电路(853)可选地耦合来向第一环路电路的多模反馈分频器电路提供数字控制值(M)，由此控制振荡器输出信号。当第二控制环路被耦合来向反馈分频器电路提供控制值时，在分频器电路(335)处根据所检测到的振荡器输出信号与耦合到第二控制环路电路的参考信号之间的差来确定该控制值。当第二控制环路没有被耦合来控制第一PLL电路时，第一PLL电路接收数字控制值来控制反馈分频器的分频比，至少部分地根据非易失性存储装置(317)中存储的存储控制值来确定该数值控制值，其中存储控制值对应于振荡器输出信号的期望频率。
文档编号H03L7/099GK1784831SQ200480011848
公开日2006年6月7日 申请日期2004年5月3日 优先权日2003年5月2日
发明者阿克塞尔·汤姆森, 黄云腾, 杰莱尔·P·海因 申请人:硅谷实验室公司