专利名称：产生时钟信号的电路和方法
技术领域：
本发明涉及电路，尤其是涉及产生时钟信号的电路。
背景技术：
在现代电子系统(例如计算机系统、通信系统和视频系统)内常常需要用于产生时钟信号的电路。常常选择锁相回路来在这样的系统中提供时钟信号。锁相回路通常包括压控振荡器、相位比较器和参考频率源。不幸地，当用来在现代电子系统中产生时钟信号时，锁相回路具有几个缺点。锁相回路常常需要额外的插脚来从参考频率源接收参考信号。压控振荡器和相位比较器在管芯(die)上需要大量空间。而当电子系统在冬眠或其他节电模式下运行时，来自参考频率源的参考信号可能是不可获得的(not available)。
图1A是依据本发明一些实施方案的电路的框图，所述电路包括振荡器电路和控制电路。
图1B是表示图1A所示的电路框图中所示的参考信号、时钟信号和控制信号的时序图。
图1C是依据本发明一些实施方案在图1A中所示的振荡器电路的示意图。
图1D是依据本发明一些实施方案，包括在图1C所示的振荡器电路中的可选择延迟电路的示意图。
图1E是依据本发明一些实施方案，适合与图1A所示的可选择延迟电路一起使用的反相器的示意图。
图1F是依据本发明一些实施方案，图1E中所示的包括金属氧化物半导体场效应晶体管的管芯(die)的横剖视图，所述晶体管的沟道(channel)长度适合用于控制图1D中所示的可选择控制电路的传播延迟值。
图1G是依据本发明一些实施方案，在图1A中所示的控制电路的框图。
图1H是依据本发明一些实施方案，在图1A中所示的同步电路的框图，所述同步电路用于将图1B中所示的控制信号耦合到图1A中所示的可选择延迟电路。
图2是依据本发明一些实施方案，包括图1A中所示的电路的电子系统的框图。
图3是依据本发明一些实施方案，包括图1A中所示的电路、通信电路和接收器的电子系统的框图。
图4是依据本发明一些实施方案，用于产生时钟信号且包括启动可选择延迟电路的方法的流程图。
图5是依据本发明一些实施方案，用于产生时钟信号且包括添加或删除可选择延迟电路的方法的流程图。
图6是依据本发明一些实施方案，用于产生时钟信号的方法的流程图。
具体实施例方式
在下面对本发明一些实施方案的描述中，参考构成本发明一部分的附图，并且在附图中通过图解表示可以实施的本发明的具体实施方案。在这些图中，这几个视图始终都是类似的附图标记描述基本类似的部件。这些实施方案被描述得足够详细以使本领域技术人员能实施本发明。可以利用其他实施方案并且可以进行结构、逻辑和电气变化而不脱离本发明的范围。下面的详细描述不能认为是限定意义的，而只是由所附的权利要求书来定义本发明的范围以及所述权利要求书被赋予的全部等同范围。
图1A是依据本发明一些实施方案的电路100的框图，所述电路包括振荡器电路102和控制电路104。振荡器电路102不限定为具体类型的振荡器电路。振荡器电路102包括可选择延迟电路106、输入端口108和输出端口110。可选择延迟电路106不限定为具体类型的可选择延迟电路。在一些实施方案中，可选择延迟电路106包括电阻-电容器延迟电路。在一些实施方案中，振荡器电路102包括同步电路111。控制电路104包括输入端口112和114以及输出端口116。振荡器电路102的输入端口108耦合到控制电路104的输出端口116。控制电路104的输入端口112耦合到振荡器电路102的输出端口110。
图1B是表示由图1A中所示的电路100处理或产生的参考信号118、时钟信号120和控制信号122的时序图117。再参考图1A，在操作中，电路100在控制电路104的输入端口114接收参考信号118(图1B中所示)，并且在振荡器电路102的输出端口110产生时钟信号120(图1B中所示)。时钟信号120的频率比参考信号118更高。在一些实施方案中，时钟信号120的频率约为50兆赫，而参考信号118的频率约为32千赫。在一些实施方案中，时钟信号120向下划分以产生特定应用频率下的时钟信号。在一些实施方案中，时钟信号120向下划分成另一频率。更具体地，电路100在控制电路104的输入端口114接收参考信号118，并且在控制电路104的输入端口112接收时钟信号120。控制电路104在控制电路104的输出端口116产生控制信号122(图1B中所示)。振荡器电路102在输入端口108接收控制信号122，并且在输出端口110产生时钟信号120。时钟信号120具有某一频率，而控制信号122启动(activate)包括在振荡器电路102中的可选择延迟电路106来控制时钟信号120的频率。在一些实施方案中，在向可选择延迟电路106提供修正的控制信号之前，由同步电路111接收和处理控制信号122。电路100在振荡器电路102的输出端口110提供时钟信号120。
图1C是依据本发明一些实施方案在图1A中所示的振荡器电路102的示意图。在图1H中图示可选的同步器电路111(图1C中未图示)，并且在下面进行描述。图1C中所示的振荡器电路102有时称为环形振荡器电路。环形振荡器电路包括奇数个反相器电路，它们配置在具有正反馈的闭环内。振荡器电路102不限定为与具体类型的反相器一起使用。图1C中所示的振荡器电路102包括可选择延迟电路106和反相器电路124，126，128，130，132，它们配置在具有正反馈的闭环内。反相器电路124，126，128，130，132是固定的延迟电路，因为电路延迟在制造之后就不能进行控制。图1C中所示的振荡器电路102是自启动的(即，振荡器电路不需要启动或复位信号来开始振荡)。在一些实施方案中，振荡器电路102接收起动(enable)信号(未图示)。假设可选择延迟电路106具有零延迟，如果每个反相器电路124，126，128，130，132具有相同的上升时间延迟并且每个反相器电路124，126，128，130，132具有相同的下降时间延迟，则通过用反相器数量的倒数乘以一个反相器电路的上升延迟时间和下降延迟时间之和，给出图1C中所示的振荡器电路102的振荡频率。例如，如果每个反相器电路124，126，128，130，132的上升时间延迟是4纳秒，而每个反相器电路124，126，128，130，132的下降时间延迟是6纳秒，则图1C中所示的振荡器电路102的振荡频率是20兆赫。
图1D是依据本发明一些实施方案，包括在图1C所示的振荡器电路102中的可选择延迟电路106的示意图。可选择延迟电路106包括两个串联的反相器134和136，它们与多路复用器138串联。可选择延迟电路106不限定为与具体类型的反相器一起使用。在一些实施方案中，可选择延迟电路106包括一个或多个可选择延迟电路。在一些实施方案中，可选择延迟电路106包括多个(两个或多个)可选择延迟电路。
在操作中，控制信号122(图1B中所示)使多路复用器138在振荡器电路102(图1C中所示)的信号路径(信号穿过的所有逻辑元件)中包括两个串联的反相器134和136，或者从振荡器电路102的信号路径中排除两个串联的反相器134和136。通过将两个串联的反相器134和136添加到信号路径来在信号路径中包括两个串联的反相器134和136增加了信号路径中的延迟并且减少由振荡器电路102提供的时钟信号120(图1B中所示)的频率。通过从信号路径中删除两个串联的反相器134和136来从信号路径中排除两个串联的反相器134和136减少了信号路径中的延迟并且增加时钟信号120的频率。
尽管图1D中所示的可选择延迟电路106包括两个反相器，但可选择延迟电路106不局限于只包括两个反相器的实施方案。在可选择延迟电路106中可以包括两个、四个、六个、八个或更多个反相器。通常，在可选择延迟电路106中可以包括任何偶数个反相器。由于可选择延迟电路106被包括在振荡器电路102(图1C中所示)的信号路径中或者从振荡器电路102的信号路径中被排除，在可选择延迟电路106中包括更大数量的反相器为引入针对时钟信号120(图1B中所示)频率的更大递增变化作好了准备。
图1E是依据本发明一些实施方案，包括在图1D所示的可选择延迟电路106中的反相器134的示意图。反相器134包括金属氧化物半导体场效应晶体管140和142。
图1F是依据本发明一些实施方案，图1E中所示的包括金属氧化物半导体场效应晶体管140的管芯144的横剖视图，所述晶体管140的沟道长度146适合用于控制图1D中所示的可选择控制电路106的传播延迟值。沟道长度146是金属氧化物半导体场效应晶体管140中一对漏/源极元件148和150之间的距离。反相器134(图1E中所示)的传播延迟值与沟道长度146(图1F中所示)成比例。因此，增加或减少沟道长度146分别增加或减少可选择控制电路106的传播延迟值。
再参考图1C，对于可选择延迟电路106的输入端上的信号而言，在输入激励和输出响应之间存在时差。这个时差是可选择延迟电路106的传播延迟值。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，所述多个可选择延迟电路中的每一个都有这样的传播延迟值，以使多个可选择延迟电路中任何两个的传播延迟值之比基本上等于1。因此，多个可选择延迟电路中的每一个都有基本上相同的传播延迟值。对于在半导体管芯上布图(layout)而言，多个这样的延迟电路相对便宜，即其中多个延迟电路中的每一个都有基本上相同的传播延迟值。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，并且多个可选择延迟电路中的每一个都有等于两个不同传播延迟值之一的传播延迟值。例如，如果第一可选择延迟电路的传播延迟值为5皮秒以及第二可选择延迟电路的传播延迟值为10皮秒，则可选择延迟电路106可以通过选择第一可选择延迟电路来选择5皮秒的传播延迟，或者通过选择第二可选择延迟电路来选择10皮秒的传播延迟。具有两个不同传播延迟值之一的多个可选择延迟电路在电路100(图1A中所示)中提供两个不同的频率收敛速度。
在一些实施方案中，可选择延迟电路106包括两个不同的传播延迟值，它们可以形成约10∶1的比例。例如，假设第一可选择延迟电路的传播延迟值约为50皮秒和第二可选择延迟电路的传播延迟值约为5皮秒。则由第一可选择延迟电路和第二可选择延迟电路构成的可选择延迟电路106包括可以选择的两个不同传播延迟值(50皮秒和5皮秒)。对于这个实施例而言，两个传播延迟值可以形成10∶1的比例(50皮秒除以5皮秒)。10∶1的传播值之比在电路100(图1A中所示)中提供第一频率收敛速度和第二频率收敛速度，第二速度是第一速度的10倍。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，它们包括两个或多个实质上不同的传播延迟值。如果两个或多个传播延迟值相差至少两倍，则它们是实质上不同的。例如，假设第一可选择延迟电路的传播延迟值约为50皮秒并且第二可选择延迟电路的传播延迟值约为25皮秒。则由第一可选择延迟电路和第二可选择延迟电路构成的可选择延迟电路106包括可以选择的两个不同传播延迟值(50皮秒和25皮秒)。对于这个实施例而言，这两个传播延迟值是实质上不同的传播延迟值。可选择延迟电路106中的两个或多个传播延迟值在电路100(图1A中所示)中提供两个或多个频率收敛速度。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，并且多个可选择延迟电路中的每一个都有这样的传播延迟值，以便多个可选择延迟电路中至少两个的传播延迟值之比基本上成对数。对数刻度上的每个间隔是大于前一间隔的某一公因数，因此对数比不等于1。示例性的公因数包括10和自然对数的底。传播延迟值之间的基本对数比在电路100(图1A中所示)中提供量化频率收敛速度的连续区间，而无需增加判定逻辑来在不同频率收敛速度之间或之中进行选择。当与传播延迟值之间的基本线性比相比，考虑到硅的变化(即，不同批次的硅可以制造以不同速度运行的电路)，传播延迟值之间的基本对数比提供更一致的电路性能。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，它们包括两个不同传播延迟值。这两个不同传播值包括第一传播延迟值和第二传播延迟值。多个可选择延迟电路包括具有第一传播延迟值的一个或多个可选择延迟电路和具有第二传播延迟值的一个或多个可选择延迟电路。具有第二传播延迟值的一个或多个可选择延迟电路的总传播延迟值约为第一传播延迟值的两倍。这些实施方案用来在具有第二传播延迟值的一个或多个电路溢出时增加第一传播值，而在具有第二传播延迟值的一个或多个电路下溢时减少第一传播值。
在一些实施方案中，可选择延迟电路106包括多个可选择延迟电路，它们包括位于第一组中的一个或多个可选择延迟电路和位于第二组中的一个或多个可选择延迟电路。位于第一组中的一个或多个可选择延迟电路中的每一个具有第一传播延迟值，而位于第二组中的一个或多个可选择延迟电路中的每一个具有第二传播延迟值，第二传播延迟值不等于第一传播延迟值。第一组和第二组中的传播延迟值之间的关系不限定为具体比例或其他关系。上述可选择延迟电路106的传播延迟值之间的任何关系都适合用于构成第一组和第二组提供可选择延迟电路的组可以用来在电路100(图1A中所示)中提供两个不同的频率收敛速度，而无需对每个延迟电路进行独特的设计。与传播延迟值之间具有线性关系的可选择延迟电路的组相比，传播延迟值之间具有对数关系的可选择延迟电路的组在芯片上需要较少的布图面积。
图1G是依据本发明一些实施方案在图1A中所示的控制电路104的框图。控制电路104包括控制电路152、计数器电路154、判定电路156和新延迟计算器电路158。使用逻辑元件，例如AND(与)元件、OR(或)元件、NAND(与非)元件、NOR(或非)元件、EXCLUSIVE OR(异或)元件，存储元件，例如触发器(FLIP-FLOP)元件、边缘触发的触发器元件或存储器元件，以及处理器元件，可以实现控制电路152、计数器电路154、判定电路156和新延迟计算器电路158的详细设计。图1G中描述的所有信号可以用于所有功能模块。一些信号图示为并不是提供给所有功能模块，这仅仅是为了简化框图。将在下面提供控制电路152、计数器电路154、判定电路156和新延迟计算器电路158的功能描述。
控制电路152接收参考信号118(图1B中所示)和时钟信号120(图1B中所示)。控制电路152处理参考信号118和时钟信号120以产生用于计数器电路154和判定电路156的复位信号159。控制电路152还从振荡器电路102(图1A中所示)中接收安全信号(safe)以更新可选择延迟信号(未图示)。作为响应，控制电路152产生用于可选择延迟电路106(图1A中所示)的更新可选择延迟信号(未图示)。更新可选择延迟信号的安全信号与控制电路152和振荡器电路102之间的更新可选择延迟信号的交换的目的是确保在这样的时候来更新振荡器电路102，即避免在时钟信号120中产生假信号。
计数器电路154接收时钟信号120(图1B中所示)，并且从控制电路152接收复位信号159。在一些实施方案中，接收到复位信号159之后，计数器电路154就在参考信号118的一个周期中计数时钟信号120的上升沿，以产生具有某一值的实测计数信号。在一些实施方案中，计数器电路154在参考信号118的一个周期中计数时钟信号120的上升沿和下降沿以产生实测计数信号160。实测计数信号160的值是在参考信号118(图1B中所示)的一个周期中计数的上升沿数量、下降沿数量或上升沿和下降沿数量。
判定电路156从计数器电路154接收实测计数信号160。判定电路156比较实测计数信号160的值和目标计数，所述目标计数定义时钟信号120的期望频率。如果实测计数信号160的值大于目标计数，则判定电路156产生增加延迟信号162。如果实测计数信号160的值小于目标计数，则判定电路156产生减少延迟信号164。如果实测计数信号160的值等于目标计数，则判定电路156不产生信号(即，判定电路156不产生增加延迟信号162或减少延迟信号164)。
新延迟计算器电路158从判定电路156接收增加延迟信号162和减少延迟信号164。新延迟计算器电路158处理增加延迟信号162和减少延迟信号164以产生控制信号122(图1B中所示)。振荡器电路102(图1A中所示)接收控制信号122。响应于控制信号122，可选择延迟电路106(图1A中所示)在振荡器电路106(图1A中所示)中包括可选择延迟，或者从振荡器电路106中排除可选择延迟。
图1H是依据本发明一些实施方案，在图1A中所示的同步电路111的框图，所述同步电路111用于将图1B中所示的控制信号122耦合到图1A中所示的可选择延迟电路106。同步电路111处理控制信号122以产生控制信号(被锁存并且被同步)165，控制信号165操作为可选择控制电路106的选通信号。同步电路111在可选择延迟电路106的更新期间减少在时钟信号120(图1B中所示)中引入假信号的可能性。如果可选择延迟电路106的变化与时钟信号120不同步，则可以将非期望反馈引入振荡器电路102(图1A中所示)。振荡器电路102中的非期望反馈可以使振荡器电路102变得不稳定。同步电路111减少非期望反馈的可能性以及振荡器电路102中的不稳定性。
同步电路111包括存储装置166和多路复用器168。存储装置166包括数据输入端口170、时钟输入端口172和数据输出端口174。多路复用器168包括多路复用器输入端口176和178、多路复用器控制端口180、以及多路复用器输出端口182。多路复用器输出端口182耦合到存储装置166的数据输入端口170。存储装置166的数据输出端口174耦合到多路复用器输入端口176。
在操作中，多路复用器168在多路复用器输入端口178上从控制电路104(图1A中所示)接收控制信号122(图1B中所示)，并且在多路复用器控制端口180上接收选通控制信号184。存储装置166在数据输入端口170上接收多路复用器输出信号185，并且在时钟输入端口172上接收本地时钟信号186。本地时钟信号186是与正被控制的特定选择延迟电路相关联的时钟信号。在一些实施方案中，本地时钟信号186选自正被控制的特定选择延迟电路的输入节点。在一些实施方案中，本地时钟信号186选自要控制的特定选择延迟的输出节点。通过从正被控制的特定选择延迟的输出节点中选择本地时钟信号186，来实现振荡器电路102(图1A中所示)中改进的稳定性。存储装置166向可选择控制电路106(图1D中所示)的多路复用器138(图1D中所示)提供控制信号(被锁存并且被同步)165。选通控制信号184通过多路复用器168选通控制信号122。本地时钟信号186将多路复用器168的输出载入存储装置166。选通控制信号184在本地时钟信号172有效之前就是有效的。
图2是依据本发明一些实施方案，包括图1A中所示的电路100的电子系统200的框图。电子系统200包括衬底202、形成在衬底202上的电路100、以及形成在衬底202上并且以电子学方式耦合到电路100的通信电路204。
衬底202不限定为具体材料。适合用于制造电路的任何材料都适合与电子系统200一起使用。适合与电子系统200一起使用的示例性衬底材料包括半导体，例如硅、锗和砷化镓。示例性衬底材料也包括材料的组合，例如硅蓝宝石以及锗硅(germanium on silicon)。
电路100(图1A中所示)和通信电路204形成在衬底202上。在一些实施方案中，当形成在衬底202上的其他电路206处于节电模式时，电路100向通信电路204提供时钟信号120(图1B中所示)。当没有功率提供给电路时，或者当与供给其他操作模式下的电路的功率相比时供给电路的功率减少时，电路处于节电模式。
在操作中，通信电路204从电路100接收时钟信号120(图2B中所示)，并且产生通信信号208，例如适合用于局域网、广域网或无线网的网络通信信号。
图3是依据本发明一些实施方案，包括图1A中所示的电路100、通信电路302和接收器304的电子系统300的框图。电子系统300包括电气耦合到通信电路302的电子系统200(图2中所示)，通信电路302包括接收器304以接收通信信号208。在一些实施方案中，接收器304包括处理器。在一些实施方案中，接收器304包括天线306以接收从电子系统200发射的通信信号208，例如电磁信号。在一些实施方案中，接收器304包括数字信号处理器。
图4是依据本发明一些实施方案，用于产生时钟信号且包括启动可选择延迟电路的方法400的流程图。方法400包括在振荡器电路中产生时钟信号(框402)，处理时钟信号以产生控制信号(框404)，以及启动振荡器电路中的可选择延迟电路来响应控制信号(框406)。
在方法400的一些实施方案中，在振荡器电路中产生时钟信号(框402)包括接收具有第一频率的信号和产生具有第二频率的时钟信号，所述第二频率大于信号中的第一频率。
在方法400的一些实施方案中，处理时钟信号以产生控制信号(框404)包括计数时钟信号的边沿以产生实测计数信号，比较实测计数信号和目标值以产生比较信号，以及产生控制信号来响应比较信号。
在方法400的一些实施方案中，启动振荡器电路中的可选择延迟电路(框406)包括通过连接到多路复用器电路的两个反相器电路来选通时钟信号。
在方法400的一些实施方案中，处理时钟信号以产生控制信号(框404)包括计数时钟信号的上升沿以产生实测计数信号，比较实测计数信号和目标值以产生比较信号，以及产生控制信号来响应比较信号。
在方法400的一些实施方案中，启动振荡器电路中的可选择延迟电路(框406)包括通过连接到多路复用器电路的偶数个反相器电路来选通时钟信号。
图5是依据本发明一些实施方案，用于产生时钟信号且包括添加或删除可选择延迟电路的方法500的流程图。方法500接收具有参考信号频率的参考信号(框502)，在振荡器电路中产生时钟信号频率大于参考信号频率的时钟信号(框504)，以及从时钟电路中添加或删除一个或多个可选择延迟电路，包括粗的(coarse)和细的(fine)可选择延迟电路，以便将时钟信号频率控制到目标频率(框506)。粗的可选择延迟电路的传播延迟值大于细的可选择延迟电路的传播延迟值。在一些实施方案中，粗的可选择延迟电路的传播延迟值是细的可选择延迟电路的传播延迟值的两倍。在一些实施方案中，粗的可选择延迟电路的传播延迟值是细的可选择延迟电路的传播延迟值的十倍。在一些实施方案中，粗的可选择延迟电路的传播延迟值是细的可选择延迟电路的传播延迟值的三十二倍。
在方法500的一些实施方案中，对于时钟信号频率最初小于目标频率而言，添加或删除一个或多个可选择延迟电路(框506)包括删除振荡器电路中的粗的可选择延迟电路，直到时钟信号频率大于目标频率，以及在振荡器电路中添加细的可选择延迟电路，直到时钟信号频率小于目标频率。
在方法500的一些实施方案中，在振荡器电路中添加细的可选择延迟电路直到时钟信号频率小于目标频率包括通过向多路复用器电路提供控制信号来添加细的可选择延迟电路。
在方法500的一些实施方案中，方法500还包括在参考信号的转变时添加细的可选择延迟电路。
在方法500的一些实施方案中，对于时钟信号频率最初大于目标频率而言，添加或删除一个或多个可选择延迟电路(框506)包括在振荡器电路中添加粗可选择延迟电路，直到时钟信号频率小于目标频率，以及删除振荡器电路中的细可选择延迟电路，直到时钟信号频率大于目标频率。
在方法500的一些实施方案中，删除振荡器电路中的细的可选择延迟电路直到时钟信号频率大于目标频率包括通过向多路复用器电路提供控制信号来删除细的可选择延迟电路。
在方法500的一些实施方案中，方法500还包括在参考信号的上升跃变时删除细的可选择延迟电路。
在方法500的一些实施方案中，添加或删除一个或多个可选择延迟电路(框506)包括在所有细的可选择延迟电路已经都添加到振荡器电路以前，添加细的可选择延迟电路到振荡器电路来把时钟信号频率控制到目标频率，以及在所有细的可选择延迟电路都已经添加到振荡器电路之后，删除一半细的可选择延迟电路，并且添加粗的可选择延迟电路到振荡器电路。
在方法500的一些实施方案中，方法500还包括在参考信号的下降跃变时添加粗的可选择延迟电路。
在方法500的一些实施方案中，添加或删除一个或多个可选择延迟电路(框506)包括在已经从振荡器电路中删除了所有细的可选择延迟电路以前，从振荡器电路中删除细的可选择延迟电路以把时钟信号频率控制到目标频率，以及在从振荡器电路中删除所有细的可选择延迟电路之后，添加一半细的可选择延迟电路，并且从振荡器电路中删除粗的可选择延迟电路。
图6是依据本发明一些实施方案用于产生时钟信号的方法600的流程图。方法600包括在振荡器电路中产生时钟信号(框602)，以及使振荡器电路中的可选择延迟电路的启动与本地时钟信号同步(框604)。
在一些实施方案中，振荡器电路中的可选择延迟电路的启动与本地时钟信号同步包括锁存控制信号。在一些实施方案中，在振荡器电路中产生时钟信号包括在环形振荡器电路中包含奇数个反相器。
尽管在本文中已经描述和图解了具体实施方案，但受益于本公开的本领域技术人员将能理解，旨在实现相同目的的任何设计都可以替代所示的具体实施方案。本申请旨在覆盖本发明的任何修改和变化。因此，本发明旨在只由权利要求及其等同物来限定。
权利要求
1.一种电路，包括包括可选择延迟电路的振荡器电路，所述振荡器电路产生具有某一频率的时钟信号；以及控制电路，所述控制电路接收参考信号，接收时钟信号并且向所述振荡器电路提供控制信号，以启动所述可选择延迟电路来改变所述时钟信号的频率。
2.如权利要求1所述的电路，其中所述振荡器电路包括环形振荡器电路。
3.如权利要求2所述的电路，其中所述环形振荡器电路包括奇数个反相器电路。
4.如权利要求3所述的电路，其中所述控制电路包括计数器电路来计数所述时钟信号的边沿并且产生实测计数信号。
5.如权利要求4所述的电路，其中所述控制电路包括判定电路来接收具有某一值的所述实测计数信号，并且当所述值大于目标值时产生增加延迟信号。
6.如权利要求1所述的电路，其中所述可选择延迟电路包括两个串联的反相器电路。
7.如权利要求6所述的电路，其中所述两个串联的反相器电路被连接到多路复用器电路。
8.如权利要求7所述的电路，其中所述控制电路包括计数器电路来计数所述时钟信号的边沿并且产生实测计数信号。
9.如权利要求8所述的电路，其中所述控制电路包括判定电路来接收具有某一值的实测计数信号，并且当所述实测计数信号小于目标值时产生减少延迟信号。
10.一种电子系统，包括衬底；形成在所述衬底上的电路，所述电路包括包括可选择延迟电路的环形振荡器电路，所述环形振荡器电路产生具有某一频率的时钟信号；以及控制电路，所述控制电路接收参考信号，接收时钟信号并且向所述振荡器电路提供控制信号，以启动所述可选择延迟电路来改变所述时钟信号的频率；以及形成在所述衬底上的通信电路，所述通信电路接收所述时钟信号和产生通信信号。
11.如权利要求10所述的电子系统，其中所述衬底包括硅。
12.如权利要求11所述的电子系统，其中所述环形振荡器电路包括位于固定延迟电路之间的可选择延迟电路。
13.如权利要求12所述的电子系统，其中所述可选择延迟电路包括串联到多路复用器的四个反相器。
14.如权利要求10所述的电子系统，还包括电耦合到所述通信电路的接收器来接收所述通信信号。
15.如权利要求14所述的电子系统，其中所述接收器包括处理器。
16.如权利要求10所述的电子系统，还包括接收器，所述接收器包括天线来接收所述通信信号。
17.如权利要求16所述的电子系统，其中所述接收器包括数字信号处理器。
18.一种方法，包括在振荡器电路中产生时钟信号；处理所述时钟信号来产生控制信号；以及响应所述控制信号，启动所述振荡器电路中的可选择延迟电路。
19.如权利要求18所述的方法，其中在振荡器电路中产生时钟信号包括接收具有第一频率的信号；以及产生具有第二频率的时钟信号，所述第二频率大于信号中的第一频率。
20.如权利要求19所述的方法，其中处理所述时钟信号来产生控制信号包括计数所述时钟信号的边沿以产生实测计数信号；比较所述实测计数信号和目标值以产生比较信号；以及响应所述比较信号，产生控制信号。
21.如权利要求20所述的方法，其中启动所述振荡器电路中的可选择延迟电路包括通过连接到多路复用器电路的两个反相器电路来选通所述时钟信号。
22.如权利要求18所述的方法，其中处理所述时钟信号来产生控制信号包括计数所述时钟信号的上升沿以产生实测计数信号；比较所述实测计数信号和目标值以产生比较信号；以及响应所述比较信号，产生控制信号。
23.如权利要求18所述的方法，其中启动所述振荡器电路中的可选择延迟电路包括通过连接到多路复用器电路的偶数个反相器电路来选通所述时钟信号。
全文摘要
在一些实施方案中，电路包括振荡器电路(102)和控制电路(104)。振荡器电路产生时钟信号并且包括可选择延迟电路(106)。控制电路从振荡器中接收时钟信号并且接收参考信号。控制电路向振荡器电路提供控制信号来启动可选择延迟电路，以改变时钟信号的频率。在一些实施方案中，方法包括在振荡器电路中产生时钟信号，处理时钟信号来产生控制信号，以及启动振荡器电路中的可选择延迟电路来响应控制信号。
文档编号H03L7/085GK1781251SQ200480011253
公开日2006年5月31日 申请日期2004年3月10日 优先权日2003年3月25日
发明者普拉桑纳·沙阿, 戴维·波伊斯纳 申请人:英特尔公司