专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及含有用于调节内部电路操作定时的定时调节电路的半导体集成电路。
背景技术：
内建在半导体集成电路中的定时调节电路调节诸如时钟之类的定时信号的延迟时间，以调节内部电路的操作定时。例如，定时调节电路具有级联连接的多个延迟级。定时调节电路使用延迟控制信号来选择依次从这些延迟级输出的延迟定时信号中的任一个，然后将所选择的延迟定时信号输出到内部电路。延迟控制信号在半导体集成电路内部生成(例如参见日本未审查专利申请公开No.2003-163584)。
一个这种类型的定时调节电路包括用于对输出节点预充电的pMOS晶体管和用于对输出节点放电的多对nMOS晶体管。每对nMOS晶体管的栅极分别被耦合到多个位的任何一个延迟控制信号以及延迟级的任何一个输出。pMOS晶体管和由延迟控制信号的选择的一对nMOS晶体管被用于对输出节点充电或者放电，从而在该输出节点生成延迟定时信号。
另一方面，已经提出了这样的电路技术，其使用用于对输出节点预充电的pMOS晶体管和用于对输出节点放电的一对nMOS晶体管，以检测两个信号之间的相差(例如参见日本未审查专利申请公开No.平9-116342)。在这种电路中，pMOS晶体管的栅极接收预充电信号，而nMOS晶体管对的栅极分别接收两个信号，用于检测相差。
前述延迟控制信号通常使用断路器(fuse)等预先生成。因此，当半导体集成电路的工作温度或者工作电压发生变化时，内部电路的操作定时不能跟随该变化而被调节。换句话说，不存在响应于半导体集成电路的工作环境而检测并设定最佳操作定时的电路。
发明内容
本发明的一个目的是响应于阈值电压、工作温度和电源电压的变化而自动调节内部电路的操作定时。本发明从而意在改善半导体集成电路的操作余量，以提供改善的制造产率。本发明还意在改善访问半导体集成电路的系统的操作余量。
根据本发明的一个方面，第一晶体管被设置在第一节点与第一电源线之间，以将第一节点预充电至第一电源电压。多对第二晶体管中的每对被串联地设置在第一节点与第二电源线之间。定时信号延迟电路具有多个级联连接的延迟级，以生成通过依次反相在第一延迟级接收的第一定时信号而获得的多个延迟定时信号。每对第二晶体管的栅极分别接收上升沿和下降沿彼此相邻的一对延迟定时信号中的一个和另一个，然后对被预充电至第一电源电压的第一节点处的电荷放电。第二晶体管对接收彼此不同的延迟定时信号对。多个检测电路在彼此不同的定时处操作，每个检测电路将正被放电的第一节点处的电压检测为逻辑值。选择器依据由检测电路提供的检测结果，选择多个第二定时信号中的任一个。内部电路与由选择器选择的第二定时信号同步地操作第一节点的放电速度依赖于构成半导体集成电路的晶体管的阈值电压、半导体集成电路的工作温度或者提供给半导体集成电路的电源电压而变化。因此，可以依据阈值电压、工作温度和电源电压来自动地优化调节内部电路的操作定时。在上升沿和下降沿彼此相邻的一对延迟定时信号的重叠的激活期间，每对第二晶体管被导通。导通期间短，允许第一节点处的电荷被逐渐去除。由于可以降低第一节点处的电压变化的速率，所以可以响应于阈值电压、工作温度和电源电压的细微变化而调节内部电路的操作定时。这使得半导体集成电路的操作余量以及制造产率被改善。这还可以改善访问半导体集成电路的系统的操作余量。
在根据本发明一个方面的优选示例中，采样信号延迟电路依次延迟第一定时信号，以生成多个采样定时信号。检测电路分别与彼此不同的多个采样定时信号同步地将第一节点处的电压检测为逻辑值。这使得可以结合由检测电路检测的逻辑值，来帮助判断第一节点的放电速度。
在根据本发明一个方面的优选示例中，多个锁存电路被设置在检测电路与选择器之间，以锁存由检测电路提供的检测结果。锁存电路可以保持检测结果，从而允许检测电路在选择器选择第二定时信号之前开始准备随后的检测操作。因此，可以缩短检测周期，从而缩短从工作温度和电源电压的变化开始直到内部电路的操作定时被改变所需的时间。
在根据本发明一个方面的优选示例中，锁存电路与采样结束信号或者采样定时信号中的最后一个信号同步地锁存由检测电路提供的检测结果。锁存电路可以在全部检测电路的检测操作都已经完成之后操作，从而确保了检测结果的锁存。
在根据本发明一个方面的优选示例中，采样信号延迟电路在时钟信号或者第一定时信号的第一电平期间依次生成多个采样定时信号。选择器在时钟信号的第二电平期间选择第二定时信号中的任一个。从紧接在其间选择第二定时信号的第二电平期间之后的第一电平期间开始，内部电路与由选择器选择的第二定时信号同步地操作。也就是说，在时钟信号的一个周期期间，可以将第一节点处的电压检测为逻辑值，并依据检测结果选择第二定时信号。因此，可以缩短检测周期，并从而缩短从工作温度和电源电压的变化开始直到内部电路的操作定时被改变所需的时间。
在根据本发明一个方面的优选示例中，编码器被设置在检测电路与锁存电路之间，编码由检测电路提供的检测结果，以使能多个编码信号中的任一个，并将多个编码信号分别输出到锁存电路。禁止定时延迟电路相对于要被使能的编码信号的使能定时，延迟被使能的编码信号的禁止定时。这允许编码信号中的任一个一直被使能。从而，可以防止由于内部电路不操作导致的半导体集成电路的故障。
在根据本发明一个方面的优选示例中，使能电路在第一定时信号或者时钟信号的第一电平期间接收使能信号，并在时钟信号的第二电平期间输出被接收的使能信号。采样信号延迟电路或者定时信号延迟电路响应于由使能电路输出的使能信号而开始操作。由于采样信号延迟电路或者定时信号延迟电路直到接收到使能信号才开始操作，所以可以降低半导体集成电路的功耗。
在根据本发明一个方面的优选示例中，检测电路与彼此不同的延迟定时信号同步地将第一节点处的电压检测为逻辑值。所生成的要被提供给一对第二晶体管的栅极的延迟定时信号也可以被用作检测电路的操作信号，从而减小了电路规模和半导体集成电路的芯片成本。
在根据本发明一个方面的优选示例中，由选择器接收的第二定时信号是延迟定时信号。所生成的要被提供给一对第二晶体管的栅极的延迟定时信号也可以被用作由选择器选择的第二定时信号，从而减小了电路规模和半导体集成电路的芯片成本。
在根据本发明一个方面的优选示例中，检测电路包括晶体管，晶体管的栅极连接到第一节点，漏极输出与逻辑值相对应的电压。晶体管具有设定得比在半导体集成电路中形成的其他晶体管的阈值电压低的阈值电压(绝对值)。这使得可以减小检测电路所需的检测时间，并从而防止输出不处于高电平也不处于低电平。
在根据本发明一个方面的优选示例中，第一定时信号是时钟信号。也就是说，本发明可应用于与时钟信号同步操作的半导体集成电路。
在根据本发明一个方面的优选示例中，内部电路是数据输出电路，其与所选择的第二定时信号同步地输出从存储器核心中的存储器单元读出的数据。本发明可以被应用于半导体存储器，以调节数据输出电路的操作定时，从而向半导体存储器提供改善的操作余量。
当结合附图阅读时，从下面的详细描述，本发明的性质、原理和用途将变得更加清楚，附图中类似的部分由相同的参考标号标记，其中图1是示出了根据本发明第一实施例的半导体集成电路的框图；图2是示出了图1所示的定时调节电路的详细框图；图3是示出了图2所示的使能电路的详细电路图；图4是示出了图3所示的使能电路的操作的时序图；图5是示出了图2所示的采样时钟延迟电路的详细电路图；图6是示出了图5所示的采样时钟延迟电路的操作的时序图；
图7是示出了图2所示的时钟延迟电路的详细电路图；图8是示出了图7所示的时钟延迟电路32的操作的时序图；图9是示出了图2所示的模拟延迟电路30的详细电路图；图10是示出了图2所示的第一锁存电路34的详细电路图；图11是示出了图2所示的编码器36和第二锁存电路40的详细电路图；图12是示出了图2所示的锁存时钟发生器38的详细电路图；图13是示出了图11所示的锁存器40a的详细电路图；图14是示出了图11所示的锁存器40b的详细电路图；图15是示出了图2所示的选择器42的详细电路图；图16是示出了根据第一实施例的SDRAM的示例操作的时序图；图17是示出了根据第一实施例的SDRAM的另一示例操作的时序图；图18是示出了根据第一实施例的SDRAM的另一示例操作的时序图；图19是示出了在高阈值电压时tAC与电源和温度的相关性的特性图；图20是示出了在低阈值电压时tAC与电源和温度的相关性的特性图；图21是示出了在高阈值电压时tOH与电源和温度的相关性的特性图；图22是示出了在低阈值电压时tOH与电源和温度的相关性的特性图；以及图23是示出了根据本发明第二实施例的半导体集成电路中的定时调节电路的详细框图。
具体实施例方式
现在，将参考附图描述本发明的实施例。图中的双圆圈表示外部端子。图中的一条粗信号线是由多条线路构成的。另外，与粗线相连的一部分框是由多个电路构成的。经由外部端子提供的信号被赋予与该端子相同的符号。信号沿其传输的信号线被赋予与该信号名称相同的符号。以“Z”结尾的信号表示正逻辑。以“/”开头或者以“X”结尾的信号表示负逻辑。
图1示出了根据本发明第一实施例的半导体集成电路。该半导体集成电路在硅衬底上通过CMOS工艺被形成为时钟同步型同步DRAM(下文中称作SDRAM)。该SDRAM包括时钟缓冲器10、命令缓冲器12、地址缓冲器/寄存器14、I/O数据缓冲器/寄存器16(内部电路)、控制信号锁存器18、模式寄存器20、列地址计数器22、定时调节电路24和存储体BANK0到BANK3(存储器核心)。
当时钟使能信号CKE被使能(处在高电平)时，时钟缓冲器10接收外部时钟信号CLK，该信号CLK然后被输出为内部时钟信号ICLK和ICLK1。内部时钟信号ICLK(第一定时信号)被提供给与时钟同步操作的电路。为了与时钟信号CLK同步地接收外部信号，内部时钟信号ICLK1被提供给命令缓冲器12、地址缓冲器/寄存器14、I/O数据缓冲器/寄存器16以及定时调节电路24。时钟缓冲器10响应于被使能的时钟使能信号CKE，使得使能信号ENBL使能。
当芯片选择信号/CS被使能时，命令缓冲器12与内部时钟信号ICLK1同步地接收行地址选通信号/RAS、列地址选通信号/CAS和写使能信号/WE，然后将所接收的信号输出到控制信号锁存器18作为用于操作存储体BANK0到BANK3的控制信号。当信号/CS、/RAS、/CAS和/WE都处于低电平时，命令缓冲器12输出模式寄存器设定信号MRS，用于设定模式寄存器20。
地址缓冲器/寄存器14与内部时钟信号ICLK1同步地接收地址信号A0到A13，然后将所接收的信号输出为行地址信号RAD或者列地址信号CAD。另一方面，地址缓冲器/寄存器14与内部时钟信号ICLK1同步地接收存储体地址信号BA0到BA1。存储体地址信号BA0到BA1被用于选择存储体BANK0到BANK3中的任一个。
I/O数据缓冲器/寄存器16包括数据输入电路和数据输出电路，其中，数据输入电路用于在写操作期间与内部时钟信号ICLK1同步地接收数据信号DQ0到DQ15(写入的数据)，数据输出电路用于在读操作期间与输出时钟信号OCLK同步地输出数据信号DQ0到DQ15(读出的数据)。控制信号锁存器18锁存来自命令缓冲器12的控制信号，然后将这些信号输出到存储体BANK0到BANK3作为行地址选通信号/RAS、列地址选通信号/CAS和写使能信号/WE。
模式寄存器20根据与模式寄存器设定信号MRS同步提供的地址信号A0到A12被设定。模式寄存器20设定CAS等待时间、突发长度等。CAS等待时间代表从接收读命令到输出读出的数据所需要的时钟周期的数目。这样设定的CAS等待时间被输出到列地址计数器22作为等待时间信号LT。突发长度代表响应于一个写命令或读命令而被输入或输出的数据信号的数目。列地址计数器22从地址缓冲器/寄存器14接收列地址信号(头地址)，然后按照等待时间信号LT生成头地址之后的地址。头地址和所生成的地址被输出为列地址信号CAD。
当使能信号ENBL被使能时，定时调节电路24操作以生成与内部时钟信号ICLK同步的输出时钟信号OCLK。定时调节电路24将在后面参考图2至图12进行详细描述。定时调节电路24依据SDRAM所包含的晶体管的阈值电压、提供给SDRAM的电源电压以及SDRAM的工作温度，自动调节输出时钟信号OCLK的相位。输出时钟信号OCLK的相位在越低的阈值电压、在越高的电源电压或者在越低的工作温度时，被推迟得越多。
在越低的阈值电压、在越高的电源电压或者在越低的工作温度时，SDRAM的内部电路以越高的速度操作，使得内部时钟信号ICLK和ICLK1的跃变边沿定时提前(即，相位被提前)。因此，当I/O数据缓冲器/寄存器16与内部时钟信号ICLK同步地输出读出的数据时，读出的数据的输出开始定时(tAC)和输出结束定时(tOH)两者都相对于外部时钟信号CLK被提前了。在前述状况下，本发明将输出时钟OCLK的边沿定时朝向被推迟的一侧移动。从而，在内部电路高速操作的状况下，仍然可以防止读出的数据的输出定时相对于外部时钟信号CLK被偏移。
存储体BANK0到BANK3的每一个包括具有被排列为矩阵的多个易失性存储器单元MC(动态存储器单元)的存储器阵列，以及用于访问存储器阵列的控制电路(未示出)(该控制电路包括字译码器、列译码器、读出放大器、预充电电路、读出缓冲器和写放大器)。存储器阵列具有被连接到存储器单元MC的多个字线WL和多对位线BL。存储器单元MC包括用于将数据保持为电荷的电容器和设置在电容器与位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极被连接到字线WL。存储体BANK0到BANK3各自具有用于操作存储器阵列的控制电路，可互相独立地操作。
图2详细示出了图1所示的定时调节电路24。定时调节电路24包括使能电路26、采样时钟延迟电路28(采样信号延迟电路)、模拟延迟电路30、时钟延迟电路32(定时信号延迟电路)、第一锁存电路34、编码器36、锁存时钟发生器38、第二锁存电路40和选择器42。
使能电路26与内部时钟信号ICLK同步地接收使能信号ENBL，然后输出互补的使能信号ENBZ和ENBX。使能电路26将参考图3被更详细地描述。当使能信号ENBZ和ENBX被使能时，采样时钟延迟电路28操作以生成采样时钟信号SCLK1到SCLK4(采样定时信号)以及采样结束信号SEND，其中采样时钟信号SCLK1到SCLK4通过依次延迟内部时钟信号ICLK而获得。采样时钟延迟电路28将参考图5被更详细地描述。
模拟延迟电路30在内部时钟信号ICLK的低电平期间将模拟节点AN(第一节点)预充电到高电平(电源电压)，并且根据内部时钟信号ICLK和从时钟延迟电路32输出的延迟时钟信号C2到C10，将模拟节点AN中蓄积的电荷放电。模拟延迟电路30将参考图9被更详细地描述。当使能信号ENBZ被使能时，时钟延迟电路32操作以生成通过依次延迟内部时钟信号ICLK而获得的延迟时钟信号C2到C10(延迟定时信号)。时钟延迟电路32将参考图7被更详细地描述。
当使能信号ENBX被使能时，第一锁存电路34操作以分别与采样时钟信号SCLK1到SCLK4同步地锁存模拟节点AN处的电压电平，然后将被锁存的电平输出为锁存信号LT1到LT4。采样时钟信号SCLK1到SCLK4的相对于彼此被位移的上升沿使得锁存信号LT1到LT4的逻辑可以表达模拟节点AN的放电速度。更具体地说，模拟节点AN的放电速度越低，将以高电平输出的锁存信号LT1到LT4的数目越多。第一锁存电路34将参考图10被更详细地描述。
编码器36编码锁存信号LT1到LT4，并将编码信号EN0到EN4中的任一个设定到高电平。在模拟节点AN放电速度最低时，编码信号EN0被设定到高电平。在模拟节点AN放电速度最高时，编码信号EN4被设定到高电平。编码器36将参考图11被更详细地描述。
在内部时钟信号ICLK的低电平期间，锁存时钟发生器38被使能以与采样结束信号SEND同步地生成锁存时钟信号LCLKZ和LCLKX。锁存时钟发生器38将参考图12被更详细地描述。第二锁存电路40与锁存时钟信号LCLKZ和LCLKX同步地锁存编码信号EN0到EN4，然后将被锁存的信号输出为选择信号SEL0到SEL4。第二锁存电路40将参考图11被更详细地描述。选择器42依据选择信号SEL0到SEL4，将内部时钟信号ICLK和延迟时钟信号C3、C5和C7中的任一个输出为输出时钟信号OCLK。选择器42将参考图15被更详细地描述。
图3详细示出了图2所示的使能电路26。使能电路26具有CMOS传输门26a，在内部时钟信号ICLK的低电平期间，该传输门26a将使能信号ENBL传输到锁存器LT。锁存器LT包括一对反相器，以在内部时钟信号ICLK的高电平期间形成反馈环。也就是说，使能电路26在内部时钟信号ICLK的低电平期间接收使能信号ENBL，然后与内部时钟信号ICLK的上升沿同步地锁存使能信号ENBL。
图4示出了图3所示的使能电路26的操作。如参考图3所讨论的，使能电路26在内部时钟信号ICLK的低电平期间接收使能信号ENBL，以与内部时钟信号ICLK的上升沿同步地锁存使能信号ENBL。也就是说，在内部时钟信号ICLK的高电平期间，使能电路26开始输出使能信号ENBZ和ENBX。如后面将讨论的，定时调节电路24在使能信号ENBZ和ENBX被使能的同时被使能，并且开始与通过锁存高电平使能信号ENBL而获得的内部时钟信号ICLK的上升沿同步地操作。
图5详细示出了图2所示的采样时钟延迟电路28。采样时钟延迟电路28具有采样时钟发生单元28a和采样结束时钟发生单元28b。采样时钟发生单元28a包括NAND门、与NAND门的输出端级联的多个反相器和与每个反相器的输入端相连的MOS电容器。NAND门接收内部时钟信号ICLK和使能信号ENBZ，以输出采样时钟信号SCLK0。第二、第三、第四和第六反相器分别输出采样时钟信号SCLK1到SCLK4。当使能信号ENBZ被使能时，采样时钟信号SCLK1到SCLK4与内部时钟信号ICLK同步地被依次输出。MOS电容器经由开关将栅极连接到反相器的输入端，源极和漏极连接到地线VSS。可以通过断路器、金属导体等的方式来编程开关的开和关。
采样结束时钟发生单元28b包括反相器，其具有串联在电源线VDD(第一电源线)与地线VSS(第二电源线)之间的两个pMOS晶体管和三个nMOS晶体管。还包括有用于对反相器的输出节点预充电的pMOS晶体管和与反相器的输出节点连接的锁存器。当使能信号ENBZ被禁止时，采样结束时钟发生单元28b停止操作。该操作使得可以在使能信号ENBZ被禁止的SDRAM禁止状态中，降低SDRAM的功耗。当预充电pMOS晶体管导通时，采样结束信号SEND被初始化为高电平。采样时钟发生单元28a响应于使能信号ENBZ被使能而开始操作，并当接收高电平使能信号ENBZ时，生成采样时钟信号SCLK0到SCLK4。采样结束信号SEND与采样时钟信号SCLK3.5的上升沿同步地变为低电平，或者与内部时钟信号ICLK的上升沿同步地变为高电平，其中采样时钟信号SCLK3.5是通过将内部时钟信号ICLK的上升沿延迟而获得的。
图6示出了图5所示的采样时钟延迟电路28的操作。当使能信号ENBL被禁止时，使能信号ENBZ被禁止(图6的(a))。采样时钟信号SCLK2和SCLK3.5以及采样结束信号SEND被保持在低电平，而采样时钟信号SCLK0、SCLK1、SCLK3和SCLK4被保持在高电平。在使能信号ENBL已经被使能之后，与内部时钟信号ICLK的下降沿同步地被使能的使能信号ENBZ使得采样时钟发生单元28a开始操作(图6的(b))。此后，采样时钟信号SCLK1到SCLK4的逻辑电平与内部时钟信号ICLK的跃变边沿同步地被依次反相。
在内部时钟信号ICLK的高电平与采样时钟信号SCLK0的高电平的重叠期间，采样结束时钟发生单元28b的反相器中的三个串联的nMOS晶体管全部被导通。通过导通这些nMOS晶体管，采样结束信号SEND变到高电平(图6的(c))。在预定的期间中，采样结束时钟发生单元28b的反相器中的两个串联的pMOS晶体管与采样时钟信号SCLK3.5的上升沿同步地被导通。通过导通pMOS晶体管，采样结束信号SEND变到低电平(图6的(d))。
随后，采样结束信号SEND与内部时钟信号ICLK的上升沿同步地变到高电平，或者与采样时钟信号SCLK3.5的上升沿同步地变到低电平。如后面将讨论的，采样结束信号SEND的低电平期间是模拟节点AN被预充电的期间(初始化期间)。采样结束信号SEND的高电平期间是确定输出时钟信号OCLK的输出定时(延迟时间)的期间(测量期间)。采样结束信号SEND的下降沿是设定期间的结束定时。
图7详细示出了图2所示的时钟延迟电路32。时钟延迟电路32包括多个级联的延迟级32a。每个延迟级32a包括级联排列的NAND门和反相器，以及与反相器的输入端连接的MOS电容器。MOS电容器经由开关将栅极连接到反相器的输入端，源极和漏极连接到地线VSS。可以通过断路器、金属导体等的方式来编程开关的开和关。NAND门的一个输入端接收内部时钟信号ICLK或者来自前级的输出。NAND门的另一个输入端接收使能信号ENBZ。延迟级32a使得NAND门可以输出延迟时钟信号C2(C4、C6、C8或C10)，并使得反相器输出延迟时钟信号C3(C5、C7或C9)。也就是说，时钟延迟电路32生成通过依次反相在第一级处所接收的内部时钟信号ICLK(第一定时信号)而获得的延迟时钟信号C2到C10。时钟延迟电路32仅当接收高电平使能信号ENBZ时才生成延迟时钟信号C2到C10。该操作使得可以在使能信号ENBZ被禁止的SDRAM禁止状态中，降低SDRAM的功耗。
图8图示了图7所示的时钟延迟电路32的操作。当使能信号ENBZ被禁止时，延迟时钟信号C2、C4、C6、C8和C10被保持在高电平，而延迟时钟信号C3、C5、C7和C9被保持在低电平(图8的(a))。与内部时钟信号ICLK的下降沿同步地被使能的使能信号ENBZ使得时钟延迟电路32开始操作(图8的(b))。延迟时钟信号C2到C10与内部时钟信号ICLK的跃变边沿同步地被依次反相。在图中都分别用三角形符号指示的内部时钟信号ICLK与延迟时钟信号C2的高电平期间和延迟时钟信号C3与C4、C5与C6、C7与C8以及C9与C10的高电平期间，表示对已经被预充电到电源电压VDD(第一电源电压)的模拟节点AN(图2)放电的期间。模拟节点AN的放电操作将在后面参考图16到图18讨论。
图9详细示出了图2所示的模拟延迟电路30。模拟延迟电路30包括用于对模拟节点AN(第一节点)预充电的多个pMOS晶体管(第一晶体管)以及用于对模拟节点AN放电的多对nMOS晶体管(第二晶体管对)。每对nMOS晶体管被串联地设置在模拟节点AN与地线VSS之间。一对nMOS晶体管接收上升沿和下降沿彼此相邻的一对延迟时钟信号C3和C4(C5和C6、C7和C8或者C9和C10)中的一个或者另一个。换句话说，每对nMOS晶体管接收已经通过将内部时钟信号ICLK依次延迟而生成的延迟时钟信号C2到C10。另一方面，nMOS晶体管对接收彼此不同的一对延迟时钟信号。
在采样结束信号SEND、内部时钟信号ICLK和采样时钟信号SCLK4全部为低电平的期间(预充电期间)，模拟节点AN被预充电。在内部时钟信号ICLK与延迟时钟信号C2的高电平期间和延迟时钟信号C3与C4、C5与C6、C7与C8以及C9与C10的高电平期间，模拟节点AN被放电。
图10详细示出了图2所示的第一锁存电路34。第一锁存电路34包括两种类型的锁存单元34a和34b(检测电路)。锁存单元34a和34b每个都被配置为包括串联的用于接收使能信号ENBX和在模拟节点AN处的电压电平的NOR门、CMOS传输门和锁存器。锁存单元34a和34b是相同的，除了用于操作CMOS传输门和锁存器的采样时钟信号SCLK的逻辑电平不同。换句话说，锁存单元34a根据相位与内部时钟信号ICLK相反的采样时钟信号SCLK1、SCLK3或SCLK4进行锁存操作。锁存单元34b根据相位与内部时钟信号ICLK相同的采样时钟信号SCLK2进行锁存操作。
NOR门将模拟节点AN的电压检测为逻辑值。在NOR门中，其栅极被连接到模拟节点AN并且其漏极输出与逻辑值相对应的电压的晶体管(被虚线包围)具有被设定得比其他晶体管低的阈值电压(绝对值)。这也适用于与采样时钟信号SCLK2到SCLK4相对应的锁存单元34a和34b。这允许锁存单元34a和34b中的每个减小检测模拟节点AN处的电压变化所需的时间，从而较小了NOR门的死区(其中的输出既不在高电平也不在低电平)。NOR门仅当接收低电平使能信号ENBX时操作，从而即使在前述晶体管的低阈值电压时也防止了漏电流在待命状态期间流动。
锁存单元34a和34b与和内部时钟信号ICLK的上升沿相对应的采样时钟信号SCLK1到SCLK4的跃变边沿同步地依次锁存模拟节点AN的电平，并将被锁存的电平输出为锁存信号LT1到LT4。因此，模拟节点AN放电速度越高，低电平(L)锁存信号LT的数目变得越多。从而，模拟节点AN的放电速度越低，低电平锁存信号LT的数目变得越少。锁存信号LT1到LT4按照信号尾标的升序顺序变到高电平(H)。
图11详细示出了已经在图2中示出的第二锁存电路40和编码器36。编码器36编码锁存信号LT1到LT4的逻辑电平，以生成编码信号EN0到EN4。例如，在模拟节点AN放电速度最低时，即在锁存信号LT1到LT4都是高电平时，只有编码信号EN0被保持在高电平，而其他编码信号EN1到EN4变为低电平。另一方面，在模拟节点AN放电速度最高时，即在锁存信号LT1到LT4都是低电平时，只有编码信号EN4被保持在高电平，而其他编码信号EN0到EN3变为低电平。
编码器36被设置在编码信号EN0到EN4的输出节点与地线VSS之间，并具有一对nMOS晶体管。nMOS晶体管对的栅极分别接收锁存信号LT4(LT3或LT2)以及延迟信号(通过两级反相器)。两级反相器作为禁止定时延迟电路，该电路将被使能的编码信号的禁止定时相对于最近被使能的编码信号的使能定时延迟。例如，当锁存信号LT1到LT4的逻辑电平处于“HHHL”时，编码信号EN0到EN5的逻辑电平处于“LHLLL”。当锁存信号LT1到LT4的逻辑电平从“HHHL”变到“HHHH”时，接收锁存信号LT4的两级反相器使得编码信号EN1变为低电平的定时相对于编码信号EN0变为高电平的定时被延迟。因此，可以防止编码信号EN0到EN4全部变为低电平。结果，可以防止选择信号SEL0到SEL4全部变为低电平，从而消除了选择器42不能将输出时钟信号OCLK输出的缺陷。
第二锁存电路40包括与编码信号EN0和EN1到EN4相对应的锁存器40a和40b。锁存器40a和40b与锁存时钟信号LCLKZ和LCLKX同步地锁存编码信号EN0到EN4，然后将被锁存的信号输出为选择信号SEL0到SEL4。例如，在模拟节点AN放电速度最低时，只有选择信号SEL0被设定到高电平，而其他选择信号SEL1到SEL4被设定到低电平。另一方面，在模拟节点AN放电速度最高时，只有选择信号SEL4被设定到高电平，而其他选择信号SEL0到SEL3被设定到低电平。如后面将讨论的图13所示，当复位时，锁存器40a输出低电平选择信号SEL1到SEL4。另一方面，如后面将讨论的图14所示，当复位时，锁存器40b输出高电平选择信号SEL0。在初始状态中，这使得选择信号SEL0有效。
图12详细示出了图2所示的锁存时钟发生器38。锁存时钟发生器38包括用于接收内部时钟信号ICLK和采样结束信号SEND的NOR门以及反相器，NOR门与反相器串联。在内部时钟信号ICLK与采样结束信号SEND都为低电平时，锁存时钟发生器38将锁存时钟信号LCLKZ和LCLKX变为低电平和高电平。图11中所示的锁存器40a和40b在锁存时钟信号LCLKZ被从高电平变为低电平的同时，锁存编码信号EN0到EN4。
图13详细示出了图11所示的锁存器40a。锁存器40a具有串联的CMOS传输门、锁存器、CMOS传输门和锁存器。第一级中的锁存器包括NAND门和时钟控制的反相器。第二级中的锁存器包括NOR门和时钟控制的反相器。在锁存时钟信号LCLKZ的高电平期间，第一级中的CMOS传输门将使能信号EN(EN1到EN4中的一个)传输到NAND门。具有NAND门的锁存器与锁存时钟信号LCLKZ的下降沿同步地锁存使能信号EN。
第二级中的CMOS传输门将在锁存时钟信号LCLKZ的低电平期间被锁存的使能信号EN传输到NOR门。具有NOR门的锁存器与锁存时钟信号LCLKZ的下降沿同步地将使能信号EN传输到NOR门，并锁存该信号，然后将被锁存的信号输出为选择信号SEL。锁存器40a被复位信号RSTX初始化，并将选择信号SEL(信号SEL1到SEL4中的一个)设定到低电平。
图14详细示出了图11所示的锁存器40b。锁存器40b具有串联的CMOS传输门、锁存器、CMOS传输门和锁存器。第一级中的锁存器包括NOR门和时钟控制的反相器。第二级中的锁存器包括NAND门和时钟控制的反相器。锁存器40b以与图13所示的锁存器40a相同的方式操作，除了锁存器40b当复位时输出高电平选择信号SEL0之外。
图15详细示出了图2所示的选择器42。选择器42具有四个选择电路42a和一个选择电路42b。当已经接收了高电平选择信号SEL1(或者SEL2到SEL4)时，选择电路42a中的每个将已经通过反相内部时钟信号ICLK(或者延迟时钟信号C3、C5或C7，或者第二定时信号)而得到的信号传输到输出节点OUTN。选择电路42b根据选择信号SEL0，将已经被传输到输出节点OUTN的信号的反相形式或者内部时钟信号ICLK输出为输出时钟信号OCLK。
当已经接收了高电平选择信号SEL0到SEL4时，选择器42将内部时钟信号ICLK、通过两级反相器对内部时钟信号ICLK延迟所得到的信号以及通过两级反相器对延迟时钟信号C3、C5或C7延迟所得到的信号输出为输出时钟信号OCLK。
图16示出了根据第一实施例的SDRAM的操作的示例。在该示例中，SDRAM的晶体管具有高阈值电压(绝对值)，而诸如时钟缓冲器10和控制信号锁存器18之类的控制电路具有低操作速度。
首先，如图4所示，使能信号ENBL被使能，并且使能信号ENBZ与时钟信号CLK的下降沿同步地被使能(图16的(a))。当被使能时，使能信号ENBZ使得采样时钟信号SCLK1到SCLK4和采样结束信号SEND被依次生成(图16的(b))。延迟时钟信号C2到C10也在内部时钟信号ICLK的高电平期间(第一电平期间)被顺序建立(图16的(c))。如图8，图16中的三角形符号指示两个延迟时钟信号(例如，C3和C4)都是高电平的期间，其间已经被预充电到电源电压VDD的模拟节点AN(图9)被放电。
在内部时钟信号ICLK与延迟时钟信号C2的高电平期间，和延迟时钟信号C3与C4、C5与C6、C7与C8以及C9与C10的高电平期间，模拟节点AN处的电荷被逐渐放电，使得在模拟节点AN处的电压逐渐降低。高晶体管阈值电压(绝对值)、低电源电压或者高SDRAM工作温度将允许较少量的晶体管电流流动，使得在模拟节点AN处的电压将更慢地降低。图10所示的第一锁存电路34与采样时钟信号SCLK1到SCLK4同步地依次锁存与模拟节点AN处的电压相对应的逻辑电平。模拟节点AN处的电压降低的低速度使得第一锁存电路34输出高电平锁存信号LT1到LT4(图16的(d))。在该时间点，确定要被用于建立输出时钟信号OCLK的时钟信号(该示例中的ICLK)。也就是说，在内部时钟信号ICLK的高电平期间，确定建立输出时钟信号OCLK所需的时钟延迟电路32(图7)中的延迟级的数目。
图11所示的编码器36仅将编码信号EN0保持在高电平(图16的(e))。图11所示的第二锁存电路40与锁存时钟信号LCLKZ的下降沿同步地锁存编码信号EN0到EN4，然后将被锁存的信号输出为选择信号SEL0到SEL4(图16的(f))。在内部时钟信号ICLK的低电平期间(第二电平期间)，图15所示的选择器42根据高电平选择信号SEL0将内部时钟信号ICLK输出为输出时钟信号OCLK(图16的(g))。
相应地，在读操作中，图1所示的I/O数据缓冲器/寄存器16与内部时钟信号ICLK的下一个上升沿(tAC)同步地开始输出从存储器单元MC读出的数据，然后与内部时钟信号ICLK的下一个上升沿(tOH)同步地结束输出。在图中，来自时钟的输出的数据保持时间tOH和访问时间tAC使用内部时钟信号ICLK的相同的上升沿表示。但是，实际上，保持时间tOH由紧接在规定访问时间tAC的上升沿之后的上升沿规定。
图17示出了根据第一实施例的SDRAM的操作的另一个示例。在该示例中，SDRAM的晶体管具有标准阈值电压(绝对值)，而诸如时钟缓冲器10和控制信号锁存器18之类的控制电路具有标准操作速度。
进行与图16所示的相同的过程，直到采样时钟信号SCLK1到SCLK4、采样结束信号SEND和延迟时钟信号C2到C10被建立为止。标准晶体管阈值电压(绝对值)、标准电源电压或者标准SDRAM工作温度将允许比图16所示的示例更大量的晶体管电流流动，从而与图16中的情况相比，使得在模拟节点AN处的电压将以较高的速度降低。相应地，第一锁存电路34输出高电平锁存信号LT1到LT2以及低电平锁存信号LT3到LT4(图17的(a))。在该时间点，确定要被用于生成输出时钟信号OCLK的时钟信号(该示例中的C3)。
编码器36仅将编码信号EN2保持在高电平(图17的(b))。第二锁存电路40与锁存时钟信号LCLKZ的下降沿同步地锁存编码信号EN0到EN4，然后将被锁存的信号输出为选择信号SEL0到SEL4(图17的(c))。选择器42根据高电平选择信号SEL2将延迟时钟信号C3输出为输出时钟信号OCLK(图17的(d))。相应地，在读操作中，I/O数据缓冲器/寄存器16与延迟时钟信号C3的上升沿(tAC)同步地开始输出从存储器单元MC读出的数据，然后与延迟时钟信号C3的上升沿(tOH)同步地结束输出。
图18示出了根据第一实施例的SDRAM的操作的另一个示例。该示例提供了具有低晶体管阈值电压(绝对值)的SDRAM，同时允许诸如时钟缓冲器10和控制信号锁存器18之类的控制电路以高操作速度操作。
进行与图16所示的相同的过程，直到采样时钟信号SCLK1到SCLK4、采样结束信号SEND和延迟时钟信号C2到C10被建立为止。低晶体管阈值电压(绝对值)、高电源电压或者低SDRAM工作温度将允许比图17所示的示例更大量的晶体管电流流动，从而与图17中的情况相比，使得在模拟节点AN处的电压将以高得多的速度降低。相应地，第一锁存电路34输出低电平锁存信号LT1到LT4(图18的(a))。在该时间点，确定要被用于生成输出时钟信号OCLK的时钟信号(该示例中的C7)。
编码器36仅将编码信号EN4保持在高电平(图18的(b))。第二锁存电路40与锁存时钟信号LCLKZ的下降沿同步地锁存编码信号EN0到EN4，然后将被锁存的信号输出为选择信号SEL0到SEL4(图18的(c))。选择器42根据高电平选择信号SEL4将延迟时钟信号C7输出为输出时钟信号OCLK(图18的(d))。相应地，在读操作中，I/O数据缓冲器/寄存器16与延迟时钟信号C7的上升沿(tAC)同步地开始输出已经从存储器单元MC读出的数据，然后与延迟时钟信号C7的上升沿(tOH)同步地结束输出。
如图16到图18所示，晶体管阈值电压(绝对值)越低、电源电压越高并且SDRAM工作温度越低，则保持时间tOH变得越小。这些条件导致晶体管电流增大，允许SDRAM中所形成的控制电路在较高速度下操作。相应地，这导致较短的保持时间tOH。应用本发明，以在上述条件下自动防止保持时间tOH被缩短。从而，访问SDRAM的系统可以肯定地接收到读出的数据并防止故障。
图19示出了在高晶体管阈值电压时tAC与电源和温度的相关性。图20示出了在低晶体管阈值电压时tAC与电源和温度的相关性。该SDRAM具有最大7ns的访问时间tAC技术要求(spec.)。它还具有1.65到1.95V的电源电压VDD技术要求。在图中，技术要求被示于粗线内部。
在较高阈值电压、在较低电源电压VDD和在较高温度时，访问时间tAC相对于技术要求具有较小的余量。如图20所示，在高温下，当电源电压VDD从1.75V变到1.8V时，访问时间tAC增大。发生这种情况是因为根据本发明的定时调节电路24已经将用于输出时钟信号OCLK的延迟时钟信号例如从C3改变为C4。这种改变导致访问时间tAC余量将减小。但是，由于对于访问时间的最坏情况是高的阈值电压，所以这将不成问题。
图21示出了在高晶体管阈值电压时tOH与电源和温度的相关性。图22示出了在低晶体管阈值电压时tOH与电源和温度的相关性。该SDRAM具有最小2.5ns的保持时间tOH技术要求(spec.)。它还具有1.65到1.95V的电源电压VDD技术要求。在图中，技术要求被示于粗线内部。
在较低阈值电压、在较高电源电压VDD和在较低温度时，保持时间tOH相对于技术要求具有较小的余量。如图22所示，当电源电压VDD从1.75V变到1.8V(在高温下)时，或者从1.8V变到1.85V(在低温下)时，保持时间tOH增大。发生这种情况是因为根据本发明的定时调节电路24已经将用于输出时钟信号OCLK的延迟时钟信号例如从C3改变为C4。这种改变导致保持时间tOH余量将增加。如图22中通过交替长短线虚线所示的，没有应用本发明的SDRAM具有短于2.5ns的保持时间tOH，从而不能满足在低温和高电源电压VDD时的技术要求。也就是说，该SDRAM是有缺陷的。本发明防止了在最坏情况下不满足技术要求以及产率降低。这使得制造成本降低了。
如上所述，本实施例允许依据阈值电压、工作温度和电源电压自动地优化设定读出的数据DQ0到DQ15的输出定时。这使得SDRAM的操作余量(具体地说，保持时间tOH)以及制造产率被改善。还可以改善访问SDRAM的系统的操作余量。
由时钟延迟电路32生成的延迟时钟信号C2到C10可以被用于设定模拟延迟电路30中的nMOS晶体管对的导通期间，从而逐渐去除模拟节点AN处的电荷。由于模拟节点AN处的电压变化的速率可以被降低，所以可以响应于阈值电压、工作温度和电源电压的细微变化对读出的数据DQ0到DQ15的输出定时进行精细调节。
使用具有彼此不同的定时的采样时钟信号SCLK1到SCLK4，第一锁存电路34可以依次将模拟节点AN处的电压检测为逻辑值，从而允许结合所检测的逻辑值来帮助对模拟节点AN的放电速度的判断。
第二锁存电路40可以保持编码信号EN0到EN4，从而允许模拟延迟电路30、第一锁存电路34和编码器36在选择器42选择时钟信号之前开始准备随后的操作。因此，可以缩短延迟时间的调节周期，以及从工作温度和电源电压的改变直到读出的数据DQ0到DQ15的输出定时被改变所需要的时间。
由编码器36输出的编码信号EN0到EN4中的任一个可以一直被使能，从而防止选择器42没有选择到时钟信号。从而，可以防止SDRAM不输出读出的数据DQ0到DQ15的故障。
通过允许采样时钟延迟电路28、时钟延迟电路32和第一锁存电路34仅在使能信号ENBL(ENBZ和ENBX)被使能时才操作，可以降低SDRAM的功耗。
在第一锁存电路34中，受模拟电压AN控制的晶体管的阈值电压(绝对值)可以被设定得比在SDRAM中形成的其他晶体管的阈值电压低。这允许减小检测模拟电压AN所需的时间，从而缩短输出不处于高电平也不处于低电平的状态(死区)。
第二锁存电路40可以与采样结束信号SEND同步地操作，从而确保了第二锁存电路40锁存根据模拟节点AN的放电速度产生的编码信号EN0到EN4。
在内部时钟信号ICLK的高电平期间，采样时钟信号SCLK1到SCLK4被依次产生，而在内部时钟信号ICLK的低电平期间，选择用于产生输出时钟信号OCLK的延迟时钟信号。也就是说，可以在时钟信号CLK的一个周期中快速地执行从检测到工作温度和电源电压的变化到调节输出时钟信号OCLK的定时所需的操作。
延迟时钟信号C3、C5和C7也可以被用作被选择器42选择的时钟信号，以消除对用于建立由选择器42所选择的时钟信号的电路的需要，从而减小SDRAM的电路规模。这可以回过头来减小SDRAM的芯片大小，从而降低制造成本。
图23示出了根据本发明第二实施例的半导体集成电路的定时调节电路24A。半导体集成电路使用CMOS工艺被形成在硅衬底上作为时钟同步SDRAM。除了定时调节电路24A之外，整个电路与第一实施例的相同。与参考第一实施例所描述的部件相同的部件被给予相同的符号，并且将不再详细描述。
定时调节电路24A被配置得省去了第一实施例的定时调节电路24中的采样时钟延迟电路28。模拟延迟电路30和锁存时钟发生器38接收延迟时钟信号C10，代替第一实施例的采样结束信号SEND。第一锁存电路34接收延迟时钟信号C4、C5、C6和C8，代替第一实施例的采样时钟信号SCLK1到SCLK4。也就是说，第一锁存电路34与延迟时钟信号C4、C5、C6和C8同步地将模拟节点AN处的电压值检测(锁存)为逻辑值。其他结构与第一实施例的定时调节电路24的相同。
在该实施例中，也可以获得与前述第一实施例相同的效果。此外，在该实施例中，延迟时钟信号C4、C5、C6和C8也可以被用作第一锁存电路34的锁存信号，从而消除了对第一实施例的采样时钟延迟电路28的需要。这使得可以减小电路规模，因而减小SDRAM的芯片大小，并从而降低制造成本。
在前述实施例中，已经描述了将本发明应用于SDRAM的这样的示例。但是，本发明并不限于这样的实施例。例如，本发明还可以被应用于与时钟同步操作的其他半导体存储器或者系统LSI等。此外，应用本发明的电路并不限于数据输出电路。本发明可应用于与时钟信号或者定时信号同步操作的各种电路。
在前述实施例中，已经描述了pMOS晶体管被用于对模拟节点AN预充电而nMOS晶体管被用于对模拟节点AN放电的这样的示例。但是，本发明并不限于这样的实施例。例如，nMOS晶体管可以被用于对模拟节点AN放电，然后pMOS晶体管可以被用于对模拟节点AN逐渐预充电。此时，模拟延迟电路(对应于图9中的那个模拟延迟电路)具有在电源电压VDD与模拟节点AN之间连接的多对pMOS晶体管，以及在地线VSS与模拟节点AN之间连接的一个nMOS晶体管。每对pMOS晶体管利用延迟时钟信号C2和C3(C4和C5、C6和C7、C8和C9等)的低电平重叠期间，来逐渐地对已经被放电到地电压VSS的模拟节点AN预充电。
在前述实施例中，已经描述了根据本发明调节时钟信号CLK的延迟时间的示例。但是，本发明并不限于这样的实施例。例如，可以根据本发明调节具有跃变边沿的定时信号的延迟时间。
本发明并不限于上述实施例，可以作出各种修改而不脱离本发明的精神和范围。可以对部分部件或者全部部件作出任何改进。
权利要求
1.一种半导体集成电路，包括第一晶体管，所述第一晶体管设置在第一节点与第一电源线之间，并将所述第一节点预充电至第一电源电压；多对第二晶体管，所述多对第二晶体管对已经被预充电至所述第一电源电压的所述第一节点处的电荷放电，每对所述第二晶体管串联地设置在所述第一节点与所述第二电源线之间；定时信号延迟电路，所述定时信号延迟电路具有多个级联连接的延迟级，并生成通过依次反相在第一延迟级接收的第一定时信号而获得的多个延迟定时信号；多个检测电路，所述多个检测电路在彼此不同的定时处操作，每个所述检测电路将所述第一节点处的电压检测为逻辑值；选择器，所述选择器依据由所述检测电路所提供的检测结果，选择多个第二定时信号中的任意一个；和内部电路，所述内部电路与由所述选择器选择的第二定时信号同步地操作，其中每对所述第二晶体管的栅极分别接收上升沿和下降沿彼此相邻的一对所述延迟定时信号中的一个和另一个，并且由每对所述第二晶体管接收的一对所述延迟定时信号彼此不同。
2.根据权利要求1所述的半导体集成电路，还包括采样信号延迟电路，所述采样信号延迟电路依次延迟所述第一定时信号，以生成多个采样定时信号，并且其中所述多个检测电路各自分别与彼此不同的所述多个采样定时信号同步地将所述第一节点处的电压检测为逻辑值。
3.根据权利要求2所述的半导体集成电路，还包括多个锁存电路，所述多个锁存电路设置在所述多个检测电路与所述选择器之间，并锁存由所述多个检测电路提供的检测结果。
4.根据权利要求3所述的半导体集成电路，其中所述多个锁存电路与采样结束信号同步地锁存由所述多个检测电路提供的所述检测结果，其中采样结束信号是所述多个采样定时信号中的最后一个信号。
5.根据权利要求4所述的半导体集成电路，其中所述第一定时信号是时钟信号，所述采样信号延迟电路在所述时钟信号的第一电平期间依次生成所述多个采样定时信号，所述选择器在所述时钟信号的第二电平期间选择所述多个第二定时信号中的任一个，并且从第一电平期间开始，所述内部电路与由所述选择器选择的所述多个第二定时信号中的一个同步地操作，所述第一电平期间接在所述第二电平期间之后，其中在所述第二电平期间，所述第二定时信号中的任意一个被选择。
6.根据权利要求3所述的半导体集成电路，还包括编码器，所述编码器设置在所述多个检测电路与所述多个锁存电路之间，编码由所述多个检测电路提供的所述检测结果，以使能多个编码信号中的任一个，并将所述多个编码信号分别输出到所述锁存电路，其中所述编码器包括禁止定时延迟电路，所述禁止定时延迟电路相对于要被使能的所述多个编码信号中的一个的使能定时，延迟被使能的编码信号的禁止定时。
7.根据权利要求2所述的半导体集成电路，还包括使能电路，所述使能电路在所述第一定时信号的第一电平期间接收使能信号，其中所述第一定时信号是时钟信号，并且所述使能电路在所述时钟信号的第二电平期间输出所述被接收的使能信号，并且其中所述采样信号延迟电路响应于从所述使能电路被输出的所述使能信号而开始操作。
8.根据权利要求1所述的半导体集成电路，其中所述多个检测电路与彼此不同的所述多个延迟定时信号同步地将所述第一节点处的电压检测为多个逻辑值。
9.根据权利要求1所述的半导体集成电路，其中由所述选择器接收的所述第二定时信号是所述延迟定时信号。
10.根据权利要求1所述的半导体集成电路，其中所述多个检测电路各自都包括晶体管，所述晶体管的栅极连接到所述第一节点，漏极输出与所述逻辑值相对应的电压，并且所述晶体管具有这样的阈值电压，其中所述阈值电压的绝对值被设定得低于在所述半导体集成电路中形成的其他晶体管的阈值电压。
11.根据权利要求1所述的半导体集成电路，其中所述第一定时信号是时钟信号。
12.根据权利要求1所述的半导体集成电路，还包括使能电路，所述使能电路在所述第一定时信号的第一电平期间接收使能信号，其中所述第一定时信号是时钟信号，并且所述使能电路在所述时钟信号的第二电平期间输出所述被接收的使能信号，并且其中所述定时信号延迟电路响应于从所述使能电路被输出的所述使能信号而开始操作。
13.根据权利要求1所述的半导体集成电路，还包括具有多个存储器单元的存储器核心，并且其中所述内部电路是数据输出电路，所述数据输出电路与所述多个第二定时信号中的被选择的一个同步地输出被从所述存储器单元读出的数据。
全文摘要
本发明提供了一种半导体集成电路。在该半导体集成电路中，每对第二晶体管的栅极分别接收上升沿和下降沿彼此相邻的一对延迟定时信号，并将预充电到第一电源电压的第一节点处的电荷逐渐放电。放电速度依赖于晶体管的阈值电压、工作温度和电源电压而变化。多个检测电路在彼此不同的定时处操作，以将第一节点处的电压检测为逻辑值。选择器依据由检测电路提供的检测结果选择第二定时信号中的任一个。内部电路与所选择的第二定时信号同步地操作。因此，可以响应于工作环境的变化而优化调节内部电路的操作定时。这使得半导体集成电路的操作余量被改善。
文档编号H03K5/135GK1755577SQ20051000532
公开日2006年4月5日 申请日期2005年1月31日 优先权日2004年9月28日
发明者富田浩由 申请人:富士通株式会社