专利名称：内存组件的制作方法
技术领域：
本发明系关于一种内存组件，特别是关于一种分别在输入放大器或接收器中具有改良之噪声不灵敏度的内存组件。
背景技术：
在先前的内存组件中，由于与外部资料源(例如一总线或是一处理器)的低资料交换率，因此输出放大器的噪声灵敏度并不表示其性能之限制因子或决定性质；因此，输出放大器的噪声灵敏度并未被特别研究或是最佳化。
在目前的高速动态随机存取内存(DRAMs)中，例如在第二代倍速传输资料内存(DDRII SDRAMs)中或是在绘图芯片中，高性能之输入放大器提供了相当高的资料交换速率或资料率，使得该等高性能输入放大器的性能受到经由电源供应器、讯号与参考讯号之连接所耦合之噪声所限制。
本发明之目的包含了制造一改良之内存组件，特别是对于噪声之耦合而言，该内存组件具有较佳的不灵敏度。
此一目的可藉由根据权利要求1之内存组件而实现。
进一步之发展系定义于权利要求之各附属项中。
发明内容
本发明制造了一内存组件，其包含了一存储单元阵列、讯号输入、与各个讯号输入连接，而用于接收、放大与输出资料、地址或控制讯号之输入放大器、该存储单元阵列之一资料、地址或控制讯号产生器、一用以提供电力至该等输入放大器之第一电源供应网络，以及一用以提供电力至该资料、地址或控制讯号产生器之第二电源供应网络，其中该第一电源供应网络与该第二电源供应网络并不直接连接。
较佳为，根据本发明之内存组件亦具有一第一外部电力输入，其系连接至该第一电源供应网络，以及具有一第二外部电力输入，其系连接于该第二电源供应网络。
一个可替代的方式为，在根据本发明之内存组件中，该第一电源供应网络系经由一第一输入电感而连接至一第一外部电力输入；而该第二电源供应网络系经由一第二输入电感而连接至该第一外部电力输入，或连接至一第二外部电力输入。
本发明是基于发现到所耦合至该内存组件中之输入放大器的噪声与其它干扰中，有一可观部分是由资料的切换处理、于存储单元阵列之资料、地址与控制讯号产生器中，以及藉由所谓之核心/逻辑区域的其它电路所产生；此外，本发明亦基于发现到该等干扰主要是经由该内存组件之电源供应网络而直接产生。根据上述现象，本发明之概念在于提供两个彼此分离独立之电源供应网络，其中之一电源供应网络系供该等输入放大器之用(而较佳为专供该等输入放大器之用)，另一电源供应网络则较佳为供应整体核心/逻辑区域、或至少其最不灵敏之噪声来源之用，特别是供该存储单元阵列之该等资料、地址与控制讯号产生器之用。
本发明之一优势在于，由于该等输入放大器的电源供应网络系与该核心/逻辑区域的电源供应网络彼此分离，因而能够减少或抑制由该核心/逻辑区域所产生之干扰传送至该等输入放大器。由于该两电源供应器网络的供应电压可被最佳稳定化，并可藉由外部电路的方式而与彼此解耦合，因此，在此一连接中，经由独立的电力输入而供应个别之电源供应网络的方式特别具有优势。然而，经由两个分离的输入电感而将两个电源供应网络连接至相同的外部电力输入，亦使得该等电源供应网络大量地解耦合。
根据本发明之一较佳实施例，该等输入放大器所连接之电源供应网络之建构则符合下述方式其转换函数系对应至各讯号输入与一参考讯号输入之转换函数。当该等讯号输入、该参考讯号输入与该电力输入以及该电源供应电路的转换函数一致时，可使得该等输入放大器可于对应之输入处同相接收自外部噪声与干扰来源所耦合至该等讯号输入、该参考讯号输入与该电力输入之干扰；而经同相接收之干扰在本质上系可彼此抵销或补偿。这样的方式不仅大幅减少了在该内存组件中所产生干扰之影响，亦大幅减少了自该内存组件外部耦合进来的干扰。
在下述说明中，将配合下列图式来详细说明本发明之较佳实施例，其中图1系为根据本发明一较佳实施例之一内存组件的电路示意图。
具体实施例方式
图1系为一电路示意图，其说明了根据本发明之一较佳实施例之一内存组件10。该内存组件10具有一第一连接接触12，其系被施加以一接地电位(地点)VSSR，ext；此外，该内存组件10具有一第二连接接触14，其系被施加以一来自外部(相对于该第一连接接触12)之供应电压VDDR，ext。此外，该内存组件10具有一第三连接接触16，其系被施加以一参考电位或是一参考电压VRFF，ext；此外，该内存组件10具有第四连接接触18，讯号sig1，ext、sig2，ext系自外部而被施加于此处。
该第二连接接触14与该第一连接接触12形成一电力输入，该第三连接接触16与该第一连接接触12形成一参考电压输入，而各该等第四连接接触18则与该第一连接接触12共同形成一讯号输入。简而言之，该第二连接接触14亦可单独称为一电力输入，该第三连接接触16亦可被单独称为一参考电压输入，而各个别第四连接接触18亦可独自被称为一讯号输入，其暗示了电压皆是相对于该第一连接接触12而量测。
此外，该内存组件10具有电位轨(potential rails)或电路轨迹图形22、24、26，其系各经由一输入电感32、34、36而分别连接至一连接接触12、14、16；该第一电位轨22系经由该第一输入电感32而连接至该第一连接接触12，该第一电位轨22的电位VSSR，int可因此而脱离自外部施加之接地电位VSSR，ext。该第二电位轨24系经由该第二输入电感34而连接至该第二连接接触14，该第二电位轨24的电位VDDR，int可因此而脱离自外部施加之供应电压电位VDDR，ext。该第三电位轨26系经由该第三输入电感36而连接至该第一连接接触12，该第三电位轨26的电位VREF，int可因此而脱离自外部施加之接地电位VREF，ext。该等输入电感32、34、36系为寄生(导线)电感，或是集成或分离组件、或是具有两者之部分；特别是，它们影响了自外部至该等电位轨22、24、26之快速变化讯号(例如干扰讯号)的传送。
此外，该内存组件10具有输入放大器38(Rec1，Rec2，...)，各输入放大器38包含了一第一输入连接40(Sig)，其系各经由一第四输入电感42而连接至各该等第四连接接触18，以及包含一第二输入连接44(vref)，其系经由一电阻器46(R1，R2，...)而连接至该第三轨26，并经由一电容器48(C1，C2，...)而连接至该第一轨22。图中之连续点50表示该内存组件10较佳为具有另一输入放大器38，其系对应连接至另一第四连接接触18、该第一电位轨22与该第三电位轨26。此外，为了更清楚说明，图1中并未标示出其它的连接，例如该第一电位轨22与该第二电位轨24间之连接，与另一方面，该第一电位轨22与该等输入放大器38间之连接。
此外，该内存组件10包含一第一适应网络52(ANW1)，其系连接于该第三电位轨26与该第一电位轨22之间，以及包含一第二适应网络54(ANW2)，其系连接于该第二电位轨24与该第一电位轨22之间。
此外，该内存组件10包含一核心/逻辑区域60，该核心/逻辑区域60则于其它物之间包含了一或多个存储单元阵列、相关之资料、地址与控制讯号产生器、指令与地址译码器等；此外，该内存组件10包含了一或多个第五连接接触62，其系经由第五输入电感64而连接至该核心/逻辑区域60之一第四电位轨66，以及包含了一或多个第六连接接触68，其系经由第五输入电感70而连接至该核心/逻辑区域60之一第五电位轨72；自外部施加一接地电位VSS，ext至该或该等第五连接接触62，而自外部施加一供应电位VDD，ext至该或该等第六连接接触68。
特别是，该核心/逻辑区域亦包含一存储单元阵列74与一资料、地址或控制讯号译码器76，其系连接至该第五电位轨72与该第四电位轨66，并藉其而接受电力。
此外，该内存组件10包含一输出驱动器区域80，其主要包含一列输出驱动器或放大器(图中未示)，其系用于驱动或放大资料输出(图中未示)所提供之讯号，其系表示自该内存胞元数组74所读出之数据，或是亦表示该内存组件10之状态信息。该内存组件10亦包含一或多个第七连接接触82，其系经由第七输入电感84而连接至该输出驱动器区域80之一第六电位轨86，以及包含一或多个第八连接接触88，其系经由第八输入电感90而连接至该输出驱动器区域80之一第七电位轨92。
该第一电位轨22与该第二电位轨24形成一第一电源供应网络，该等输入放大器38系藉其而连接至该第一连接接触12与该第二连接接触14，并被供以一电力。特别是，此一电源供应网络亦可包含其它组件，例如分支(图中未示)。该第一与该第二输入电感32、34亦可包含于该低一电源供应网络中。
相同地，该第四电位轨66与该第五电位轨72形成一第二电源供应网络，或是至少形成该核心/逻辑区域60之一第二电源供应网络的一部份，其中后者系藉其而连接至该等连接接触62、68，并被供以一电力。相同地，该第六电位轨86与该第七电位轨92形成一第三电源供应网络，或是同样至少形成该书驱动器区域之一电源供应网络的一部份，其中后者系藉其而连接至该等连接接触82、88，并被供以一电力。
图1清楚表示了该第一与该第二电源供应网络亦实体化为独立的电源供应网络，且特别是，其系彼此独立或隔离。特别是，该等电源供应网络间之隔离是表示其间并未具有直接耦合，而是较佳为在该等电源供应网络之间，仅存在一最小寄生电容或是电感耦合。
当一输入放大器38切换时，第三电位轨26之该参考电位或电位VREF，int分别的内部层级将由于电容耦合而变化；该第三电位轨26的此一电位变化是集成型芯片噪声的其中一项影响，且亦被称为接收器反冲(kick-back)噪声，其可于其它输入放大器38中产生切换性质的变化。为了避免此一影响，或是至少减少此一效应，该等输入放大器38之该等第二输入连接44(vref)系经由低通滤波器而连接至该第三电位轨26，特别是，该等输入放大器38之该等第二输入连接44系各经由一电阻器46(R1，R2，...)而连接至该第三电位轨26，且经由一电容器48(C1，C2....)而连接至该第一电位轨22。
此一电路具有将该等输入放大器38彼此解耦合的效应，但其缺点在于该等输入放大器38系经由其第二输入连接44与电容器48而电容性耦合至该第一电位轨22及其电位VSSR，int。在传统的连接(图中未示)中，在输入放大器38的第二电源供应网络的第四电位轨66与第一电位轨22以及该核心/逻辑区域60的第二电源供应网络之间，该等输入放大器38及其性能会被一另一集成型芯片噪声效应持续损害，这是因为特别像是在该核心/逻辑区域60中的资料、地址或电流讯号产生器76等负载的功率消耗产生震荡以及第四电位轨66与第五电位轨72的电位Vss，int、VDD，int之其它变化；这些干扰通常会经由传统连接(图中未示)而转移至该第一电位轨22与该第四电位轨66之间、以及该第二电位轨24与该第五电位轨72之间的该等输入放大器38之区域，接着，这些干扰系亦各种方式转移，特别事经由该等电容器48而电容性转移至该等输入放大器38之第二输入连接44(vref)。
藉由移除电容器44或是其耦合电容C1、C2、...，即可大幅降低上述之集合噪声；然而，这样的方式同样会大幅度增加该等输入放大器38之间的上述耦合；此外，与电容48移除同时发生之内存组件10外部噪声与其它干扰讯号之排斥也是不利的，其将于下述文字中加以说明。
除了所述之集成型芯片的影响外，所谓之接受器反冲噪声与集合噪声、以及该内存组件10外部产生之噪声与其它干扰均可影响该等输入放大器38及其性能，该等干扰讯号系被经常同相耦合而对于外部电力接地平面(亦即该接地电位、该供应电位与该参考电位之该等外部电位轨)以及对于该等外部讯号路径具有相同的振幅，因此，其主要系于该等连接接触12、14、16、18产生该接地电位、供应电位、参考电位与讯号之同相(即以相同振幅震荡)电位变化。
根据本发明，该电力输入、参考讯号输入与讯号输入，以及较佳为各具有对应之输入电感32、34、36、42之所有连接接触12、14、16、18与对应之电位轨22、24、26具有相同的、或是同化的、匹配的转换函数，以将一外部感应之讯号传送至该等输入放大器38；其效应在于外部感应之同相及具有相同振幅的干扰亦同样到达同相及具有相同振幅之该等输入放大器38，因而该等输入放大器38之该等输入连接40、44与其它的输入连接(图中未示)亦可同相震荡或变化，并具有相同的振幅，使得该等输入放大器38之该等输入连接之间的电位差不会受到外部感应干扰噪声的影响。
根据本发明，该等转换函数之同化或匹配系由适当选择连接于该等连接接触12、14、16、18后之该等输入电感32、34、36、42所致；较佳为，该等转移函数亦经由适当选择该等电阻器48的耦合电阻C1、C2、...而加以同化。此外，正如其它技术领域所熟知，使用适当的(较佳为，被动的)适应网络52、54(ANW1，ANW2)是相当有利的。
如图1所示，由于该等输入放大器38与该核心/逻辑区域60之电源供应网络的分离或独立，以及所述之转移函数的同化，因而进入该等输入放大器38之内部与外部噪声及其它干扰可被大幅降低，而相对提升了该动态随机存取内存(DRAM)之整体性能。较佳为，该内存组件10内的所有输入放大器系连接至由该第一电位轨22与该第二电位轨24所形成之第一电源供应网络，此一电源供应网络较佳为专供该等输入放大器38之用。而另一可替代方式为，此一电源网络供应器仅供特别对干扰耦合敏感之该等输入放大器之用，举例而言，该等输入放大器系由于外部讯号路径的特性、或由于所提供之讯号层级、或是由于所提供之讯号率而对干扰耦合敏感；因而其它较不敏感、或是需要以较低资料率处理之输入放大器则由其它电源供应网络所供应。
一可替代方式为，由于譬如大输入电感而未产生干扰或仅产生少量干扰、甚至是可产生稳定之电位轨22、24、26电位VSSR，int、VDDR，int、VREF，int的其它电路或电路组件亦可由该第一电源供应网络提供电力。
同样的，所有讯号输入与电力输入，以及具有下游输入电感32、34、36、42之参考讯号输入与电位轨22、24、26的转移函数系较佳为一致的，其中所述之转移函数系关于将外部感应讯号传送至该等接收器38；而一可替代方式为，其仅供至因现存外部讯号路径性质、讯号层级与资料率而对外部耦合干扰敏感之该等讯号输入与输入放大器；对因良好屏蔽(外部)之讯号路径、高讯号层级与低数据传输率而对干扰不灵敏之输入接收器而言，则不需要具有与敏感输入放大器讯号路径相同的转移函数。
较佳为，该等输入放大器38的第一电源供应网络22、24与该核心/逻辑区域60之第二电源供应网络66、72具有独立的电力输入或连接接触12、14、62、68；而一可替代方式为，若因该等输入电感32、34、64、70而使该等电源供应网络22、24、66、72适当分离，确保由核心/逻辑区域60至该等输入接收器38间之扰讯号传送可适当分离，则可在一共同的外部电力输入或共同的接触连接之情形中，提供独立的输入电感32、34、64、70。
权利要求
1.一种内存组件(10)，其包含一存储单元阵列(74)；讯号输入(18)；输入放大器(38)，其连接至各讯号输入(18)，用以接收、放大与输出、地址或控制讯号；该存储单元阵列(74)的一资料、地址或控制讯号产生器(76)；一第一电源供应网络(22，24)，用以供应电力至该等输入放大器(38)；以及一第二电源供应网络(66，72)，用以供应电力至该资料、地址或控制讯号产生器(76)；其中，该第一电源供应网络(22，24)与该第二电源供应网络(66，72)乃建构为独立的电源供应网络。
2.如权利要求1的内存组件(10)，其更包含一第一外部电力输入(12，14)，其连接至该第一电源供应网络(22，24)；一第二外部电力输入(62，68)，其连接至该第二电源供应网络(66，72)。
3.如权利要求1的内存组件(10)，其中该第一电源供应网络(22，24)乃经由一第一输入电感(32，34)而连接至一第一外部电力输入(12，14)，而其中该第二电源供应网络(66，72)乃经由一第二输入电感(64，70)而连接至一第二外部电力输入(62，68)。
4.如权利要求2或3的内存组件(10)，其中经过该等讯号输入(18)的讯号路径与经过该第一电源供应网络(22，24)与该第一外部电力输入(12，14)的一讯号路径乃具有一致的转换函数，以便自外部传输讯号至该等输入放大器(38)。
5.如权利要求1至4中任一项的内存组件(10)，其中一或多个讯号输入(18)、或该第一电源供应网络(22，24)、或连接至该第一电源供应网络(22，24)的该第一外部电力输入(12，14)乃具有一电阻、电容或电感组件(32，34，42，48，52，54)，其乃经尺度化而使得经由该等第一讯号输入(18)及经由该第一电源供应网络(22，24)至该等输入放大器(38)的讯号传输的转换函数一致。
6.如权利要求5的内存组件(10)，其中该电阻、电容或电感组件(32，34，42，48，52，54)乃与该等输入放大器(38)共同集成于一半导体基板上。
7.如权利要求5的内存组件(10)，其中该电阻、电容或电感组件(32，34，42，48，52，54)与该等输入放大器(38)共同配置于一封装中。
8.如权利要求1至7中任一项的内存组件(10)，其中各该等讯号输入(18)与该第一外部电力输入(12，14)各包含一连接接触(14，18)，经由该等讯号输入的各该等连接接触(14，18)与经由该第一外部电力输入的各该等连接接触(14，18)而至该等输入放大器(38)的讯号路径的转换函数乃一致。
9.如权利要求8的内存组件(10)，其更包含一适应网络(54)，其连接于该第一电力输入的连接接触(14)与一接地电位之一第一连接接触(12)间，以调整该第一电力输入(12，14)的转换函数成该等讯号输入之转换函数。
10.如权利要求9的内存组件(10)，其更包含一参考讯号输入，该参考讯号输入包含一参考电位的一另一连接接触(16)、一连接于该参考讯号输入的该另一连接接触(16)与该第一连接接触(12)间的一另一适应网络(52)，以调整该参考讯号输入的转换函数成该第一电力输入或该等讯号输入的转换函数。
11.如权利要求9或10的内存组件(10)，其中至少该适应网络(54)的一部份或该另一适应网络(52)的一部份乃与该等输入放大器(38)共同集成于一半导体基板上。
12.如权利要求9或10的内存组件(10)，其中至少该适应网络(54)的一部份或该另一适应网络(52)的一部份乃与该等输入放大器(38)共同配置于一封装中。
13.如权利要求1至12中任一项的内存组件(10)，其中各输入放大器(38)具有一输入连接(44)，其经由一电阻器(46)而连接至一参考讯号输入的一另一连接接触(16)，并经由一电容器(48)而连接至一接地电位的一第一连接接触(12)，且其中各该讯号输入具有一连接接触(18)，该等电容器(48)乃各自经尺度化，而使得经由该另一连接接触(16)至该等输入放大器(38)与经由该等讯号输入的该等连接接触(18)至该等输入放大器(38)的讯号路径的转换函数一致。
14.一内存组件(10)，其包含一存储单元阵列(74)；讯号输入(18)；输入放大器(38)，其连接至各讯号输入(18)，用以接收、放大与输出资料、地址或控制讯号；该存储单元阵列(74)的一资料、地址或控制讯号产生器(76)；一第一电源供应网络(22，24)，用以供应电力至该等输入放大器(38)；一第一外部电力输入(12，14)，其连接至该第一电源供应网络(22，24)；以及一第二电源供应网络(66，72)，用以供应电力至该资料、地址或控制讯号产生器(76)；该第一电源供应网络(22，24)与该第二电源供应网络(66，72)乃建构为独立的电源供应网络，其中由该等讯号输入(18)至所述输入放大器(38)的讯号路径与经过该第一电源供应网络(22，24)而自该第一外部电力输入(12，14)至所述输入放大器(38)的一讯号路径乃具有一致的转换函数，以便自外部传输讯号至该等输入放大器(38)。
全文摘要
一内存组件包含一存储单元阵列(74)、讯号输入(18)、输入放大器(38)，其系连接至各讯号输入(18)以便接收、放大与输出资料、地址或控制讯号、该存储单元阵列(74)的一资料、地址或控制讯号产生器(76)、一第一电源供应网络(22，24)，用以供应电力至该等输入放大器(38)，以及一第二电源供应网络(66，72)，其用以供应电力至该资料、地址或控制讯号产生器(76)；其中该第一电源供应网络(22，24)与该第二电源供应网络(66，72)不具有一直接连接。
文档编号H03F1/26GK1670858SQ20051000418
公开日2005年9月21日 申请日期2005年1月8日 优先权日2004年1月9日
发明者A·谢弗 申请人:因芬尼昂技术股份公司