无局部组态存储器但具平行组态总线的可组态逻辑组件的制作方法

专利名称：：无局部组态存储器但具平行组态总线的可组态逻辑组件的制作方法
技术领域：
：本发明与用以根据该个别的权利要求，快速地重新编程一可编程逻辑组件(PLD)的简化装置与方法有关。
背景技术：
：可编程逻辑组件(PLD，可编程逻辑装置)为一般的构造，其经常为了逻辑操作，而具有一非常规则的结构。他们包括一多数的切换，其可切换一多数的信号路径。因此，他们仅通过组态接收他们特定的函数。一可编程逻辑组件(PLD)(图1A与1B)基本上由可组态逻辑单元，以及一允许该逻辑单元为了需要而逻辑连接之可组态连接网络所组成。该可编程逻辑装置(PLD)的组态于此，与该逻辑单元与该连接网络两者，于该位阶段或在一稍微复杂单元阶段的复杂组态的可能性有关。于该可编程逻辑装置(PLD)的更一般被使用的方法于该可组态性上有更大的耗费。可编程逻辑组件也包括，尤其是该重要的广布的场效应可编程栅矩阵(FieldProgrammableGateArrays，FPGAs)群体。该后者表示一最大程度的弹性与因此具有在为了该逻辑单元与该相关连接网络之在组态上的高度耗费。该组态基本上不是不可逆的(一次编程)就是可覆写的(重新设定性)。一可编程逻辑装置(PLD)在系统的制造期间或是操作期间而被考虑，例如-在该开机阶段(bootphase)期间，-当该系统正在操作，在改变应用的期间，-当子函数是连续的，而具有周期性，或-以动态的自我修正(自我重新设定)。在过去，当使用可编程逻辑组件的方案，特别是场效应可程序栅矩阵(FPGAs)，已经通过该印刷电路板，而加载该组态数据至该逻辑组件30之中。在此背景中，除了该逻辑组件30以外，至少一另外的组件20，也是为了永久的使得该组态数据的可获得而需要。此通常为一非易失性存储器，其可被具体化唯一可覆写媒介(EEPROM，电可擦可编程只读存储器)。该数据从该存储器组件20，通过该组态数据总线42，而被提供至该逻辑组件30，其通过该印刷电路板而处理。当具有1兆位(Mbit)的程度数据量的组态字，需要用来设定一可编程逻辑组件的时候，该组态数据总线42的宽度典型地为32位。该组态数据总线42的宽度因此明显的低于该组态字的长度，由此理由该组态数据也由一序列方式所传输。为了此理由，一组态改变通常需要一大量的机械周期(由以上的估计220-5＝32768周期)，其典型地与该组态数据总线42的时脉比率有关的一些毫秒之逻辑组件30中，形成一操作中断。一组态改变因此无法符合实时应用。由于该组态数据的连续传输，该数据也必须被存储在该局部存储器单元34之中，举例而言静态随机存储器(SRAM)单元。他们占去该之逻辑组件30表面区域的一大部分，因为典型的1兆位(Mbit)组态数据，必须为了例如10000个逻辑单元而被缓存。该存储器单元34于该逻辑组件30表面面积上，与该逻辑单元33的矩阵内连。该存储器单元34因此为静态随机存储器(SRAM)单元的局部丛集，为此，无最佳化的静态随机存储器(SRAM)单元可与表示一额外增加的面积之该大范围静态随机存储器(SRAM)阵列相比而使用。该描述的方案的最重要的缺点，为经济理由(所需要的面积)，以及系统结构微型化的限制。此外，有一些方案其中一组态存储器组件与一逻辑组件，以捆绑金属线的方式于一共有外罩中连接。此方案的优点是该已经增加的微型化程度。此方案的技术缺失，是用以数据交换的带宽限制，以及局部需要用以缓存的连续性。该重新设定于操作中，继续地为一连续处理并由于相关的中断而很少实行。达成一方案的第三方法，是从非易失性单元于该逻辑组件30上，形成该局部存储器单元34。其典型地为埋入的电可擦可编程只读存储器(EEPROM)单元(埋入的快速闪存)。于此方法中，该外部组态存储器与该内部的静态随机存储器(SRAM)单元是被节省的。因为一电可擦可编程只读存储器(EEPROM)单元仅需要大概一静态随机存储器(SRAM)单元的三分之一面积，此在该逻辑组件30上提供面积的节省。此优点是在该耗费的层面上获得的，当局部电可擦可编程只读存储器(EEPROM)单元被使用时，为了编程该电可擦可编程只读存储器(EEPROM)单元的该编程电压，必须在芯片上被产生，为此目的，需要电压转换器。然而，该方案的一重要与非常昂贵的缺点，是需要在一芯片上结合两个不同的半导体技术，并让一最佳化该电可擦可编程只读存储器(EEPROM)单元与可组态单元两者的半导体技术是可获得的。
发明内容本发明的目的，因此为明确指出用以建构的改进装置，以及用以弹性地操作一有效成本的可编程逻辑组件的简化方法。此目的可以各权利要求的特征的方式达成。有利的发展与差异于从属权利要求中指明。根据本发明的一第一装置，与一不具有组态存储器的可组态逻辑组件有关。该逻辑组件的组态以施加至电连接的方式定义。根据本发明，这些是连续的或直流(d.c.)电压。该完整施加的组态电压，形成定义该逻辑组件组态的组态电压集合。该可获得的彼此之间绝缘的电连接数目，决定该组态总线的宽度。该组态总线宽度大于或等于该必须被施加用以设定需求组态的组态电压的数目。此允许组态数据以组态电压集合的方式，被平行的提供至该可组态逻辑组件中。为避免一序列的数据传输，其可能是省去配置在该可组态逻辑组件之中，该局部组态存储器中的缓冲组态数据。组态电压的集合，定义了组态数据为一被压缩或被扩展的形式。在该数据的扩展形式中，一组态电压为该可组态逻辑组件，恰好与一组态位有关。该组态电压因此不以任何其它的处理，被直接地使用以设定该可组态逻辑组件的可组态单元。与此相比之下，带有一压缩形式的数据中，一组态电压定义一多阵列态位。举例而言，N编码中仅有一个(仅有一次)可以一数据的压缩形式方式而被传送。该压缩数据于该可组态逻辑组件中，使用多阶段电压而被扩展。在这样的情况中，一组态电压组成一多位符号，其为该可组态逻辑组件描述一多阵列态位。该扩展逻辑本身可以依次为可组态的，以为了能扩展不同形式的压缩数据形式。以组态电压的形式，该组态数据的平行供应被使用于该可组态逻辑组件的一新的、简化的构造，其中于局部存储器单元(图2中的34)中的该组态数据电压是完全的被消除的。该组态电压于该要求组态的有效期间中，被连续地施加。根据本发明的另一装置，与一可编程逻辑组件有关，其具有一如同上述的可组态逻辑组件，一具有组态存储器的存储器单元，以及该可组态逻辑组件与该存储器组件之间的电连接。该可组态逻辑组件于此，以使用产生在该存储器组件之中的组态电压，并通过该电连接供应至该可组态逻辑组件，而被设定。该组态电压根据一存储于该组态存储器之中的组态字而产生，并形成一组态电压集合。该组态电压集合细在该组态字的有效选择期间，而被连续地施加。在本发明的一有利差异之中，一可以使用多任务器而被存取的多阵列态字，被存储于该组态存储器中。该组态字的选择在此可以由可组态逻辑组件本身，或一些其它的电路组件所控制。根据一新组态字的选择，组态电压的一个新集合被产生，并且该可组态逻辑组件被重新设定。该可编程逻辑组件以此重新编程。一快速组态改变通过在该组态存储器与可组态逻辑组件之间的组态数据平行交换，而可能的。在一理想情况中，该可组态逻辑组件或该可编程逻辑组件于一机械周期中，被重新设定或在重新编程。因此，为不同工作之该可编程逻辑组件的多数使用，例如实时应用，是可能的。在一另外较佳实施例中，由该可组态逻辑组件所处理的数据，在该组态改变的期间与组态改变之后，被维持在该逻辑单元或一些其它的存储器组件之中，进一步使用该新组态而处理。在本发明的另一有利差异之中，该可组态逻辑组件的组态改变，仅与该组态单元的部分有关。为了此目的，该可组态逻辑组件被分为一多数段落。于每个情况中，于该组态存储器中之可选择组态字的数目，为了该可组态逻辑组件的每个段落而可获得。该可组态逻辑组件的不同段落，于彼此之间各自设定。则当设定该可组态逻辑组件时，其弹性便增加。根据本发明的另一装置，与一带有上述的可组态逻辑组件与电馈线之集成电路有关。该可组态逻辑组件以外部供应电压的方式接收其组态，并省去一局部组态存储器。因此，位于该集成电路上之可组态逻辑组件的结构，可被最佳化。通过消除局部存储器单元中的缓冲区，位于该集成电路上之可组态逻辑组件的一较高密度被达成。在逻辑组件中，之前为非常不适宜之可使用逻辑上头的该组态比例，被显然地改善。一方面，这在该装置的为行化程度增加时是明显的。此允许被使用的有效成本外罩与该被实作的装置一样，举例而言，在芯片卡中。此外，该集成电路的制造被简化，因为该半导体技术仅需要最佳化地制造该可组态单元。另外，在该连接网络中的连接长度也可被缩短，其对在该逻辑组件的能量平衡上有一正向影响。该可组态逻辑组件可在此被延伸遍及一多数的集成电路。此外，其有利的是，不但配置该可组态逻辑组件，也配置该另外的单元于该集成电路上。根据本发明的另一装置，与一包括带有上述可组态逻辑组件之第一集成电路，以及一带有组态存储器的存储器组件的第二集成电路的可编程逻辑组件。该两集成电路是面对面的装置，换言之，该集成电路以其活动侧相连。在此组态中，该晶体管与该上方集成电路的金属层，被映像至该金属层与该下方集成电路的晶体管上。一中介，结构化的焊接层，于该两集成电路之间形成一多数电连接，并且彼此绝缘。该焊接层是非常机械稳定的。此结构技术，提供了以下优点-大数目的连结，其彼此之间是电绝缘的；-非常短并且受保护的连结；-不同半导体技术的整合；-逻辑组件之简化构成；以及-该结构的最大程度微型化。该大数目的电连结允许宽带或并行存取于该第一级成电路中的逻辑组件，以为了从该第二集成电路的组态存储器，传输组态数据。该电连结于该结构化的焊接层中，受到严密保护，并且以此增加保护以免受，例如，破裂接口所造成的操作可信赖性，并且数据受到保护以免受可能的监测攻击。由于该焊接层的机械稳定性，此情况有高度的可能性，该集成电路将受到机械性的伤害，且该数据损毁。由于该面对面结构技术，使用不同科技所制造的半导体芯片可被连接，且当生产一集成电路时，该埋入技术或整合一多数的半导体技术的较昂贵取代方式，因此而被避免。以有关的该特定半导体技术，该两半导体芯片的制造过程可以因此被最佳化，其以一高度微型化以及制造的有效成本方式生产。在本发明中，其可能省去在该逻辑组件或该第一集成电路中的局部存储器单元。该非常高度的微型化允许被使用的有效成本外罩，也在芯片卡中容许实作。为了最佳使用，有利的是，如果在一侧之存储单元该连结网格，与在另一侧之该可组态单元之组态切换，尽可能的重叠。使用一同时高度装配的可编程只读存储器(举例而言，电可擦可编程只读存储器)的构成，提供一有效成本的平台。其在额外的安全性观点上，有一另外的优点，因为该可编程逻辑组件具有一规则设计。其因此不可能从该结构推测其功能。此也应用至在一电可擦可编程只读存储器的形式中，一有限程度的存储器组件，其仅编程决定该功能。在该面对面焊接的情况之中，其可能假设如果该存储器组件与该逻辑组件是不相连的，则将有一高度可能性的伤害产生，其使得难以重建该存储器成分。该面对面装置增加刺探该电路所需要的耗费，以致于至少需要一相关部分的装备。因为所有的系统组件可以被整合于一芯片外罩中，该面对面装置支持埋入的可组态能力。在一较佳实施例中，集成电路两者都适合地位于彼此对面。因此，该两集成电路之间的电连接长度被最小化，其对该能量平衡具有有利的影响。此外，此最大化该操作可信赖性与数据安全。如果两集成电路具有不同面积，该较小的集成电路位于该较大的集成电路中央，该电连接在两集成电路中放射性的延伸。如果一明显叫小于该逻辑组件的存储器组件被选择，其也是可想象的于一存储器组件中，存储一多阵列态字。在根据本发明的方法中，为了重新编程一可编程逻辑组件，一多阵列态字被存储于该组态存储器中。一组态字的选择决定了该可组态逻辑组件组态结果及/或该可编程逻辑组件的编程。一组态字的选择维持于该有关组态的有效期间中。借助以选择一新的组态字，可组态逻辑组件被重新设定，且该可编程逻辑组件被重新编程或重新编程。存取存储于该组态存储器中之一组态字，可以接着以多任务器结构而被实行。在本方法的一有利差异中，该可组态逻辑组件的重新设定，或该可编程逻辑组件的重新编程在一机械周期中执行。该组态数据以连续施加的组态电压形式平行地传输。一新组态字的选择与该组态电压的相关集合产生，因此决定为了该可编程逻辑组件的重新编程的时脉而决定因子。这些步骤以一给定的该存储器组件的适当结构的机械周期中执行。该可编程逻辑组件的重新编程因此于一机械周期中执行。该逻辑组件的操作中断结果包括一机械周期。在一另外的有利差异中，该重新设定不与该完全的逻辑组件有关，而是仅与该逻辑组件被分割成的段落数目有关。为了每个段落，其可能是从多数相关组态字中选择。这些方法同样也被参照做为分页。把该逻辑组件被分割成的段落，允许在该可组态逻辑组件的个别段落中的平行数据处理，与该不同段落的快速、独立重新设定一样。特别地，当其它断或持续该资校处理或仍然忙于一进行的工作时，该可组态逻辑组件的个别段落可被重新设定。在此之后，一非常快速的工作转换可被执行。该高速重新设定支持动态工作产生。平行进行的工作可能性，与他们的快速设定一样，产生一可能的可编程计算机形式。根据本发明的一方法，用以处理在一可编程逻辑组件的数据，具有一多数处理步骤。该可编程逻辑组件在一第一工作步骤与一第二工作步骤之间被重新编程。该数据在于该逻辑组件的操作中，在该结果中断的期间被缓存。该数据有利地缓存于该逻辑组件的可组态单元，或是一特别的数据存储器中。该可编程逻辑组件的重新编程，可以与该完整可组态逻辑组件的重新设定，或仅与该可组态逻辑组件的一些段落有关。根据本发明的装置与方法，支持一可组态或可编程逻辑组件的多重使用。该可编程逻辑组件可为了一连续或平行产生的多数工作而被使用。典型地应用是用以封包处理的算法，其中一相对大量的数据于一第一处理步骤中被处理，且该下一步骤是根据该之前所计算的数据集合。根据本发明的装置与方法，支持该快速组态改变，以及在同时间促进该可编程逻辑组件于实时需要中的多重使用。在一为了该重新编程的非常短操作中断之后，该数据可被另外处理。在同时间，该数据可在该组态改变的期间，被缓存于该可组态逻辑单元的正反器(flip-flops)或是一数据随机存取存储器(RAM)之中。不同的示范实施例，现在将于之后，参照该附图进行描述，其中图1A与1B说明一逻辑组件的单元形式；图2说明一具有局部组态存储器与外部固定存储器之逻辑组件的图示结构；图3说明本发明的一逻辑组件与一存储器组件的面对面装置；图4说明根据本发明，无局部组态存储器的逻辑组件的图示结构；图5说明具有后续扩展的一压缩数据形式的组态电压集合；以及图6说明一段落构造的图示。具体实施例方式一般而言有四种单元形式产生在一逻辑组件之中，举例而言，一可编程逻辑组件或一现场可编程门阵列(FPGA)，于图1A与图1B中描绘。可组态逻辑单元11在该位阶段，为了信号处理而使用。可组态分接(tap)单元12接通如该可组态逻辑单元11，从一数据总线15a所具有的输入一样多的信号。可组态供给单元13供给该可组态逻辑单元11的输出至一另外的数据总线15b。可组态联合单元14，则是了在一逻辑组件30的连接网络中，信号路径(接线)之该选择性与双向性切换的矩阵。一典型的可组态逻辑单元11实作，是使用查询表格(look-uptables，lut)。在之后，一带有四个输入信号与一个输出信号的查询表格(lut4)，被假定做为一范例。该表格为了非受限设定能力而需要16个组态信号。该下游端连接的正反器与该多供气需要总数大约为5的组态位。该时脉选择，例如是了四个不同的时脉周期，需要2位。大体说来，一可组态逻辑单元11因此需要大约为25至30个位以进行设定。一可组态分接单元12为了其M个输出的每一个，选择总数为N的输入。如果此选择是为一的，其被称为具有压缩码，便需要M×ld(N)个位。该仅尝试一次(one-shot-only)(N个中的1个)译码，于该单元中实行，因此胎组态存储器的连接数目是最小化的。此结果是了M＝4与N＝16，有16个组态位。一可组态供给单元13可分配其K个输入的每一个给L个输出。该最大可使用输出的数目，由该驱动能力(扇出，fan-out，FO)所决定，例如L个连接的扇出(FO)可以被同时设定。为了K＝1，FO＝2以及L＝16，可能是一最大为16的组态位。一可组态联合单元14可在每个情况中为了其O个输出的每一个，为了其四边的每一个，选择3×P的输出。为了产生该选择，一最大为1/2×4×O×3×P的组态位是需要的。假设此选择是唯一的，1/2×4×O×3×ld(P)个组态位则需要带有压缩码。如果O＝16且P＝1，则便得到96个组态位。给定了该构造的以上估计，每个逻辑单元在计算上，则需要总数约为160的组态位。为了接近一小数目组态单元的目标，其也无论如何在使用上，有节省的可能性。在图2中，根据先前技术之一可编程逻辑组件的图示结构被描绘。该存储器组件20被设定为一只读存储器，且多数的组态字25a-25c被存储。重新设定该逻辑组件30的请求，通过该控制线41被传输至该存储器组件20中。该存储器组件通过一序列组态数据总线42传输该组态数据至该该逻辑组件30。该组态数据是该逻辑组件30的局部存储器单元34中缓存的。该局部存储器单元34内连至该可组态单元33的矩阵，并提供至该个别组态数据至该后者。本发明之一逻辑组件30与一存储器组件20的面对面装置，在图3中所描绘。在该图示的下方部分，显示具备该可组态单元33之该逻辑组件30的半导体层31，且在该上方部分，显示具备该存储器单元23之该存储器组件20的半导体层21。该两半导体组件的金属化层22与32位于彼此的对面，且以一焊接层40的方法连接。该焊接层40为该两半导体组件20与30之间，带来一个对于机械上非常稳定的连接。该焊接层40被结构化，在该两半导体组件20与30之间产生一多数传导连结，且彼此之间绝缘。此允许数据可为了该组态而平行地交换，其交换是了一个新的、简化的构造所使用，其中该于局部存储器单元(图2中的34)之中的组态数据存储，完全地被消除。由于以一存储器组件20与一逻辑组件30面对面地装置，该组态存储器与该可组态矩阵阵列彼此之间非常接近。此就如同该系统构造的简化一样，也允许一平行、高速并保护数据流。为一0.18微米技术，其表示，举例而言假设为了10000个可组态逻辑单元而给予一个10mm2的阵列尺寸以及一1兆位(Mbit)的组态字，会得到100000mm-2或316m-1(接触网格约为3微米)的接触密度。图4显示根据本发明之该可编程逻辑组件示范实施例的图示结构。该存储器组件20是一非易失性只读存储器(ROM)，其不是在制程期间被编程(可编程只读存储器，PROM)，就是为可覆写的(可擦除可编程只读存储器，EPROM或电可擦可编程只读存储器，EEPROM)。一多阵列态字25a至25c存储于该存储器组件20中，以为了使该组态数据连续的获得。通过该控制线41，该逻辑组件30的重新设定请求是被传输的，且一组态字被选择。在该表示的示范实施例中，该组态字的选择，由该逻辑组件本身所控制。然而，其也为了方便性，以一不同切换单元控制该可组态逻辑组件的设定。该控制线41具有，举例而言，5位的宽度。于该控制线41上的控制信号决定该读取存取的时间反应，以及如果一多数的组态被平行地保存时，决定该选择的进入地址。符元地址转换为物理位置，于该存储器组件20的接口24之中实行。根据该选持的组态字，一组态电压的集合，于该存储器组件之中产生，并通过该组态数据线42传输至该逻辑组件30。该选择的组态数据可使用直流电压(d.c.)形式的组态电压集合，凭借该存储器组件20与该逻辑组件30之间的数据线42之高带宽，而被平行的传输。该组态电压被传送至该未包含其它缓冲之可组态单元33，因此使用局部存储单元(图2中的34)变成是不需要的。在该逻辑组件30上，其典型具有5000个带有相关连接网络的逻辑单元，根据上述的估计，其每个情况一起大概需要200个位。为了此理由，大概1兆位(Mbit)组态字在一非常长的字中传输。如果该正确的进入地址被计算，且该地址在该存储器组件20的接口24中增加，该数据总线42的带宽因此为了传递该组态数据，而完全可获得。图5描述使用一扩展逻辑36之该具有压缩传输的组态数据之扩展。该扩展不需要该组态数据的缓冲而被实行。扩展在该组态数据25被存储于该存储器组件20中的时候是需要的，以例如在一压缩形式中尝试N个编码中之一次(one-shot-only)的方法。在尝试N个编码中之一次的情况中，特定地1位从N＝2n个位中被选择。该被选择的位可使用n个传输的位被精确的描述。该压缩编码的另一个可能性，是从该存储器组件20传输多位符元至该逻辑组件30，其使用，举例而言，多阶段电压。该符元地址50至该物理地址51的转换，于该存储器组件20的接口24之中实行。该组态改变由一控制单元35控制，其在图5中的示范实施例中，被配置于该逻辑组件30之中。图6描绘该逻辑组件30的段落，或被参照为页码的东西。该逻辑组件30于此被分为多阵列件面或段落37a-37c。当其它的段落忙于处理另一个工作，或一持续的工作时，该个别的段落37a-37c可彼此之间各自地被没定及重新设定。一非常快的工作转换可接着被实行。该高速的在设定支持动态工作产生。平行执行工作的可能性，以及其快速在设定使得一新形式的可编程计算机变为可能。附图标记11可组态逻辑单元12可组态分接(tap)单元13可组态供给单元14可组态联合单元15a、15b数据总线20存储器组件21半导体层22金属化层23存储器单元24接口25a-25c组态字30逻辑组件31半导体层32金属化层33可组态单元34局部存储器单元35控制单元36扩展逻辑37a-37c多阵列件面或段落40焊接层41控制线42序列组态数据总线50符元地址51物理地址权利要求1.一种不具有组态存储器的可组态逻辑组件，该组件的组态借助施加的组态电压来定义。2.如权利要求1所述的可组态逻辑组件，其特征为，该组态电压表示组态位。3.一种可编程逻辑组件，包括-如权利要求1或2所述的可组态逻辑组件，-具有组态存储器的存储器组件，以及-介于该可组态逻辑组件与该存储器组件间的一电连接；该存储器组件产生组态电压。4.如权利要求3所述的可编程逻辑组件，其特征为，该组态存储器使该组态电压可根据一些选择组态字符而产生。5.如权利要求3或4所述的可编程逻辑组件，其特征为，该可组态逻辑组件由多个段落组成，以及各段落可利用一些字符，且该段落以彼此独立的形式来建构。6.一种集成电路，其包括如权利要求1或2所述的可组态逻辑组件，其-并不为了该可组态逻辑组件而具有一组态存储器，-具电连接，而用于设定该可组态逻辑组件的组态电压施加至该电连接。7.如权利要求3至5所述的可编程逻辑组件，包括-如权利要求6的一第一集成电路，以及-一第二集成电路，其包括具有组态存储器的存储器组件，该集成电路的活动侧彼此相对，且该电连接由一中间的、结构化焊接层所形成。8.如权利要求7所述的可编程逻辑组件，其特征为，该第一集成电路与该第二集成电路具有重叠的活动面。9.如权利要求3至8任一所述的可编程逻辑组件，其特征为，该组态存储器为一非挥发存储器，特别为一种可编程非挥发存储器。10.一种用以装配一可组态逻辑组件的方法，其中-一组态电压的集合通过电连接而供至该可组态逻辑组件，以及-该组态电压于该组态的有效期间中连续地施加。11.一种用以编程一可编程逻辑组件的方法，其中-至少一组态字符于一组态存储器中成为有效的，-一组态电压的集合由其产生，以及-因此，一可组态逻辑组件可依权利要求10的方法而装配。12.一种用以重新编程一可编程逻辑组件的方法，其中-一组态存储器使得多个组态字符为有效的，-该可编程逻辑组件依权利要求11的方法而编程，-借助选择一第二组态字符而重新组态该可组态逻辑组件。13.如权利要求12所述的用以重新编程一可编程逻辑组件的方法，其特征为，该可组态逻辑组件的重设定，或该可编程逻辑组件的重新编程，在一机械周期中发生。14.如权利要求12或13所述的用以重新编程一可编程逻辑组件的方法，其特征为，该可组态逻辑组件的重设定仅与该可组态逻辑组件的一些段落有关。15.一种用以在一可编程逻辑组件处理数据的方法，其-具有一多个工作步骤，-该可编程逻辑组件于根据权利要求12至14所述的一方法的一第一与一第二工作步骤之间重新编程，以及-该数据于该在编程期间，被保持在该可编程逻辑组件中。全文摘要本发明涉及无局部组态存储器但具平行组态总线的可组态逻辑组件。一种不含有一组态存储器的可组态逻辑组件(30)。该可组态逻辑组件的组态由施加电压而定义。该组态电压最好是在一外部组态存储器(2)中产生。在一较佳实施例中，一存储器芯片(20)(举例而言，电可擦可编程只读存储器(EEPROM))与本发明的不具有一组态存储器(30)的逻辑组件面对面地装置。一中间的结构化焊接层(40)使多个电连接有效。文档编号H03K19/173GK1641650SQ20051000415公开日2005年7月20日申请日期2005年1月12日优先权日2004年1月12日发明者M·舍普勒,W·格鲁伯申请人:因芬尼昂技术股份公司