专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及目的在于抑制来自绝缘栅极场效应晶体管的漏电流而节省功耗的半导体集成电路器件。
背景技术：
在半导体集成电路中，设有大量的绝缘栅极场效应晶体管(以下简称“MOSFET”)。此外，微制造加工缩短了沟道长度，并减小了栅极氧化膜厚度，从而增加了集成度或改进了操作速度。然而，却降低了阈值、或增加了漏电流与功耗的比值。于是，需要一种解决该问题的方案。
众所周知，阈值或漏电流可通过调整源极—基底电压或源极—漏极电压而得到某种程度的控制。近年来的研究建议当不使该电压高于一定电压时，漏电流由于GIDL(栅极诱发的漏极泄漏)、BTBT(晶带至晶带隧道)等而意外地增加(见A.Keshavasrzi和另7人的“Effectiveness of Reverse Body Bias forLeakage Control in Scaled Dual Vt CMOS ICs”，ISLP ED’01 pp.207-211)。
因此，提出了一种技术，其中对源极—基底电压设定了固定限制值并防止该电压超过该限制值，以便抑制漏电流(见日本专利申请2003-358891)。
然而，随着微制造加工的提高，很难以足够精度来抑制加工中的变化。于是，像专利文献1中那样，由于抑制漏电流的最佳源极—基底电压的变化，在为了设定源极—基底电压而设有固定限制值的配置中，漏电流意外地增加了。进而，任何漏电流都取决于温度。这样，当源极—基底电压或源极—漏极电压不取决于温度而设定时，存在不能如意地抑制漏电流的问题。
问题在于减小漏电流的最佳源极—基底电压或源极—漏极电压不仅取决于加工中的这种变化，还取决于温度条件或电源电压。
发明内容
因此本发明的目的在于提供一种半导体集成电路器件，其中即使在加工中有变化时，也可在不增加因GIDL现象或BTBT现象导致的漏电流的情况下而抑制漏电流，并可为了节省功耗而根据器件温度进一步抑制漏电流。
根据本发明的半导体集成电路器件包括半导体集成电路，其包括具有进行预定功能操作的多个功能MOSFET的电路体和包括监视所述功能MOSFET的特性的多个监视MOSFET的监视电路；漏电流检测电路，其检测来自监视MOSFET的漏电流，并将所述检测到的漏电流作为泄漏数据而输出；比较操作电路，其从多段所述泄漏数据中提取使来自所述电路体的漏电流最小化的一段泄漏数据，并将所述提取的泄漏数据作为施加电压数据而输出；和施加电压输出电路，其基于所述施加电压数据而设定施加于所述功能MOSFET的电压、并输出所述设定的电压。
对于上述结构，从所述泄漏数据中提取使漏电流最小化的施加电压数据，并基于提取的施加电压数据而设定施加电压，并将施加电压施加于电路体。因此，即使在加工中有变化时也可节省功耗，同时可防止因GIDL现象或BTBT现象导致的漏电流的增加。
根据本发明的半导体集成电路器件可被调整，从而由施加电压输出电路设定并输出的施加电压是源极—漏极电压。
对于上述结构，从泄漏数据中提取并设定使漏电流最小化的源极—漏极电压，并施加于电路体。这样，即使在加工中有变化时也可节省功耗，同时可防止因GIDL现象或BTBT现象导致的漏电流的增加。
根据本发明的半导体集成电路器件可被调整，从而由施加电压输出电路设定并输出的施加电压是源极—基底电压。
对于上述结构，从泄漏数据中提取并设定使漏电流最小化的源极—基底电压，并施加于电路体。这样，即使在加工中有变化时，能够在防止因GIDL现象或BTBT现象导致漏电流增加的同时节省功耗。
根据本发明的半导体集成电路器件可被调整，从而该比较操作电路包括数据保持电路，其对所述泄漏数据进行取样并将所述泄漏数据保持为先前值；和比较电路，其将所述泄漏数据作为即刻值而取样，同时导入由所述数据保持电路保持的所述先前值，相互比较所述即刻值和所述先前值，提取所述施加电压数据并输出所述提取的施加电压数据。
对于上述结构，多段泄漏数据在比较电路中被顺序取样，并与在数据保持电路中保持的先前值进行比较。这样，可减小对泄漏数据进行取样的线数。与多条取样线对应地提供给多个监视MOSFET的情形比较，可减小取样线形成区。
根据本发明的半导体集成电路器件可被调整，从而比较电路输出所述施加电压数据，以便当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极—基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极—基底电压的绝对值，以及当所述结果为所述即刻值等于所述先前值时，则维持所述源极—基底电压。
对于上述结构，通过比较即刻值和先前值可提取并设定源极—基底电压，同时可减小对泄漏数据进行取样的线数，从而减小取样线形成区。
根据本发明的半导体集成电路器件可被调整，从而比较电路输出所述施加电压数据，以便当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极—漏极电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极—漏极电压的绝对值，以及当所述结果为所述即刻值等于所述先前值时，则维持所述源极—漏极电压。
对于上述结构，通过比较即刻值和先前值可提取并设定源极—漏极电压，同时可减小对泄漏数据进行取样的线数，从而减小取样线形成区。
根据本发明的半导体集成电路器件可被调整，从而数据保持电路具有存储先前值的寄存器。
对于上述结构，提供了一种寄存器，其可与半导体集成电路器件在生产加工中一道形成。这样，与分离地提供存储单元的情形比较，该半导体集成电路器件变得便宜了，并可以高速提取施加电压数据。
根据本发明的半导体集成电路器件可被调整，从而寄存器包括对模拟数据进行取样和保持的取样和保持电路。
对于上述结构，泄漏数据不需要进行诸如数字变换等任何处理而可直接被取样。这样，可高速地提取施加电压数据。
根据本发明的半导体集成电路器件可被调整，从而所述比较操作电路保持指示所述源极—基底电压的绝对值的增加或减少的增/减信息，并输出所述施加电压数据，以便在所述增/减信息中设定了指示绝对值增加的信息后，当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极—基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极—基底电压的绝对值，在所述增/减信息中设定了指示绝对值减少的信息后，当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，减少所述源极—基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，增加所述源极—基底电压的绝对值。
对于上述结构，根据增/减信息而通过即刻值和先前值比较的结果来提取并设定源极—基底电压，同时可减小对泄漏数据进行取样的线数，从而减小取样线形成区。这样，可高精度地提取源极—基底电压。
根据本发明的半导体集成电路器件可被调整，从而监视MOSFET由N型MOSFET和P型MOSFET之一的MOSFET形成。
对于上述结构，例如，N型MOSFET和P型MOSFET混合的CMOSFET不被用作监视MOSFET。这样，可防止在漏电流中包含栅极电流，从而可改进施加电压设定条件的可靠性。
根据本发明的半导体集成电路器件可被调整，从而监视MOSFET是以与功能MOSFET同样的加工规格而形成的。
对于上述结构，即使在加工中有变化也可真实地监视功能MOSFET的特性。这样，可改进施加电压设定条件的可靠性。
根据本发明的半导体集成电路器件可被调整，从而电路体包括各由多个功能MOSFET构成的多个MOSFET块，而监视MOSFET是以与各MOSFET块中的功能MOSFET同样的器件规格而形成的。
对于上述结构，取决于诸如沟道长度或沟道宽度等器件规格的组件可从泄漏数据中去除。这样，可改进施加电压设定条件的可靠性。
根据本发明的半导体集成电路器件可被调整，从而施加电压输出电路接收模式转换信号，其指示是否基于来自比较操作电路的施加电压数据而设定施加电压并输出至电路体。
对于上述结构，当不需要高速操作时可优先考虑对漏电流的抑制。这样，可有效地节省功耗。
根据本发明的半导体集成电路器件可被调整，从而进一步包括温度检测电路，其检测半导体集成电路的温度，并当温度达到预定温度时操作漏电流检测电路、比较操作电路和施加电压输出电路。
对于上述结构，当外部环境有变化时，例如当器件置于高温环境中时，可抑制漏电流的增加。这样，可有效地节省功耗。
根据本发明的半导体集成电路器件可被调整，从而进一步包括电源电压检测电路，其检测半导体集成电路的电源电压，并当电源电压达到预定值时操作漏电流检测电路、比较操作电路和施加电压输出电路。
对于上述结构，当外部环境有变化时，例如当电源电压有波动时，可抑制漏电流的增加。这样，可有效地节省功耗。
根据本发明的半导体集成电路器件可被调整，从而施加电压输出电路包括限制值存储单元，其保持应输出至电路体的施加电压的上限电压和下限电压之中至少一个的限制值；并当功能MOSFET的施加电压到达限制值时，将维持施加电压等于限制值。
对于上述结构，可防止施加电压超出由半导体集成电路的可靠性规定的限制值。这样，可确保可靠性。
根据本发明的半导体集成电路器件可被调整，从而数据保持电路只要当比较电路的输出值有变化时即重新对泄漏数据进行取样。
对于上述结构，仅当漏电流增加或减少时方提取施加电压数据。这样，在抑制漏电流增加的同时可节省功耗。
根据本发明的半导体集成电路器件可被调整，从而进一步包括测量时间的计时器件，其中当计时器件测量到预定时间时至少进行施加电压数据的提取。
对于上述结构，可防止漏电流因器件随年限老化等而增加。这样，可有效地节省功耗。
根据本发明的半导体集成电路器件可被调整以进一步包括至少存储产品保用期的非易失性存储器。
对于上述结构，产品保用期被存储于非易失性存储器。这样，可根据可靠性的年数来抑制漏电流。于是，在改进可靠性的同时可节省功耗。
根据本发明的半导体集成电路器件可被调整，从而将施加电压数据存储于非易失性存储器，并当在起始期等外部环境有变化时将存储于非易失性存储器的施加电压数据输出至施加电压输出电路。
对于上述结构，施加电压数据被存储于非易失性存储器。这样，当施加电压数据有波动时可抑制漏电流。于是，可有效地节省功耗。
根据本发明的半导体集成电路器件可被调整，从而将由电源电压检测电路或温度检测电路检测到的检测值存储于非易失性存储器。
对于上述结构，对应于诸如电源电压或温度等外部环境的检测值被存储于非易失性存储器。这样，可根据外部环境的变化来抑制漏电流。于是，可有效地节省功耗。
根据本发明，从泄漏数据中提取使漏电流最小化的施加电压数据，并基于提取的施加电压数据而设定施加电压，并将施加电压施加于电路体。这样，即使当加工中有变化时也可节省功耗，同时可防止因GIDL现象或BTBT现象导致的漏电流的增加。进而，可根据器件温度来进一步抑制漏电流以节省功耗。
图1是应用于说明第一实施例的半导体集成电路器件的框图；图2是解释在CMOS结构中栅极漏电流包括于漏电流之中的状态的图；图3是详细表示监视电路和漏电流检测电路的半导体集成电路器件的框图；图4是通过示例表示监视MOSFET的泄漏数据随源极—基底电压而不同的图；图5是表示施加电压输出电路的详细结构的图；图6是表示分压电路的图；图7是应用于说明第二实施例的半导体集成电路器件的框图；图8是表示施加电压输出电路的详细结构的图；图9是表示分压电路的图；图10是适用于说明第三实施例的半导体集成电路器件的框图；图11是由取样和保持电路构成的数据保持电路的结构图；图12是使用由取样和保持电路构成的数据保持电路的半导体集成电路器件的框图；图13A和13B是解释适用于说明第四实施例的比较电路中的提取处理的图；图14A～14C是存储于比较电路中的位信息(增/减信息)的表；图15是对应于位信息的提取处理的状态转移表；图16是状态维持操作处的初始化操作和起始的时序图；图17是应用于说明第五实施例的半导体集成电路器件的框图；图18是表示施加电压输出电路的结构的框图；图19是表示施加电压输出电路的详细结构的电路图；
图20是表示具有取代图19的另一结构的施加电压输出电路的详细结构的电路图；图21是表示具有取代图19的另一结构的施加电压输出电路的详细结构的电路图；图22是应用于说明第六实施例的半导体集成电路器件的框图；图23是表示图22中半导体集成电路器件的操作时序的图；图24是表示具有取代图22的另一结构的半导体集成电路器件的框图；图25是表示图24中半导体集成电路器件的操作时序的图；图26是应用于说明第七实施例的半导体集成电路器件的框图；图27是表示应用于说明第八实施例的半导体集成电路器件中操作顺序的图；和图28A和图28B是说明操作顺序的图。
具体实施例方式
以下，参照附图来详细说明本发明的实施例。
(第一实施例)图1是表示根据本发明第一实施例的半导体集成电路器件1A的示意结构的框图。半导体集成电路器件1A包括半导体集成电路2A、漏电流检测电路3、比较操作电路4和施加电压输出电路5A。
半导体集成电路2A具有电路体21和监视电路22A。电路体21具有多个MOSFET并进行如微处理器、数字信号处理器等的预定的功能操作。监视电路22A具有以与电路体21的MOSFET相同的加工规格而形成的MOSFET。检测来自监视电路22A中MOSFET(以下称作“监视MOSFET”)的漏电流，从而基于检测结果可调整电路体21的MOSFET(以下称作“功能MOSFET”)的源极—基底电压等。
MOSFET可以是N型MOSFET(以下称作“NMOSFET”)或P型MOSFET(以下称作“PMOSFET”)。将通过示例针对NMOSFET的情况进行以下说明。在PMOSFET的情形中能进行类似的处理。若有必要特别区分NMOSFET和PMOSFET，则对PMOSFET做出特别说明。通常，将通过示例对增强型NMOSFET进行说明。
希望监视MOSFET在一次生产制造中制造。当使用二重阈值MOSFET作为监视MOSFET时，希望对于各阈值监视漏电流，并对各监视MOSFET施加合适的电压。
还希望各监视MOSFET由单个MOSFET构成。原因如下述。假设使用图2所示的由PMOSFET 11和NMOSFET 12构成的CMOS结构作为监视MOSFET。接着，可以导通PMOSFET 11，从而使栅极电流能从其源极和基底流经PMOSFET 11的栅极氧化膜。在此情形中，难以仅检测源极—漏极漏电流，因而难以合适地提取并设定施加电压数据。不言而喻，当栅极电流可被监视时，从检测到的漏电流中仅可提取源极—漏极漏电流。然而，在此情形中，必须分离地提供提取单元，而电路变得复杂了。
进而，对于诸如各监视MOSFET的器件尺寸(例如沟道长度或沟道宽度)等器件规格，希望监视MOSFET具有功能MOSFET的通常尺寸。即，在某种电路结构中，例如，在仅含SRAM的区域中，希望监视MOSFET以与各SRAM的器件尺寸相同大小的器件尺寸而形成。这是因为，若器件与器件的尺寸不同，则因SCE(短沟道效应)而使漏电流的最佳基底电压等会随器件而异。
这里，在具有CMOS逻辑结构的NAND电路等中NMOSFET可被串联。在此电路中，不仅是接近NAND电路输出侧的NMOSFET的源极，而且是远离该输出侧的NMOSFET的源极都当作在本实施例中被监视的晶体管的源极。同理也适用于PMOSFET。
漏电流检测电路3检测来自多个监视MOSFET的漏电流，并将其检测结果输出至比较操作电路4。特别地，检测当具有预定值的电流施加于监视MOSFET的源极和漏极之间时的各监视MOSFET的源极—漏极电压，并作为泄漏数据而输出。以下，通过示例的方式来说明由电压值检测漏电流值的情形。然而，本发明不限于此。漏电流值也可由电流值检测。
比较操作电路4从泄漏数据中提取指示最小漏电流的监视MOSFET的泄漏数据，并将其结果作为施加电压数据而输出至施加电压输出电路5A。
施加电压输出电路5A基于来自比较操作电路4的施加电压数据而设定施加于功能MOSFET的源极—基底电压，并将所设定的源极—基底电压输出至半导体集成电路2A。
图3是详细表示半导体集成电路2A中监视电路22A和漏电流检测电路3的结构的半导体集成电路器件1A的框图。在漏电流检测电路3中，对应于设在监视电路22A中的多个监视MOSFET 23…23而提供了多个电流源31…31。顺便地，安排电流源31以施加具有唯一的和相同的值的电流。
各电流源31连接至其对应的监视NMOSFET 23的漏极，而泄漏数据总线BLa[a:n]连接至二者之间的连接点。另一方面，基底电压总线BLb[a:n]连接至基底。各泄漏数据总线BLa和基底电压总线BLb是由n(整数)条线构成的总线。各条线连接至其对应的监视NMOSFET 23的漏极和基底。
各监视NMOSFET 23的栅极和源极连接至公共线的电源线(sourcesupply line)La。这样，当电源线的电位是0伏时，使各监视NMOSFET 23截止。当监视NMOSFET 23中有漏电流时，其子阈值电流根据漏电流而增加。
各电流源31是提供子阈值电流所必要且充分的恒电流源，以防止过剩的电压施加于源极和漏极之间。为简易起见，现假设电源线La的电位是0伏而做出说明。然而，本发明不限于此。
当子阈值电流被当作漏电流时，检测由漏电流的流动造成的源极—漏极电压降，作为泄漏数据Dv[a:n]。即，检测漏电流值作为电压值。
图4是表示这样检测到的泄漏数据Dv相对于各监视NMOSFET 23的图。下限电压值是根据半导体的可靠性而确定的电压值。图4表示施加于监视MOSFET 23的源极—基底电压具有不同的电压值Vbs[a:n]的情形。这样，即使当监视MOSFET 23的源极电位、栅极电位和漏极电位完全一致时，来自它们的漏电流也根据其基底电压Vbs而异。不言而喻，本发明不限于监视NMOSFET 23的源极—基底电压设为不同值的结构。源极—基底电压可被设为彼此完全一致。
所述n段泄漏数据Dv通过泄漏数据总线BLa发送至比较操作电路4。在比较操作电路4中，提取使漏电流最小化的泄漏数据Dv，并将对应于提取的泄漏数据Dv的泄漏数据总线BLa中的线指定输出至图5所示的施加电压输出电路5A。
施加电压输出电路5A具有标准电压生成部分51和比较输出部分52。标准电压生成部分51具有NMOSFET 53和电流源54。NMOSFET 53是为使地电位VSS可被选择为其栅极电位而设的。电流源54连接至NMOSFET 53的漏极。NMOSFET 53将其源极—漏极电压输出至比较输出部分52作为标准电压。NMOSFET 53的基底连接至比较输出部分52的输出。NMOSFET 53也可用作监视NMOSFET 23，而电流源54也可用作漏电流检测电路3的电流源31。
当NMOSFET 53的栅极连接至VSS侧时，NMOSFET 53截止，而此时的源极—漏极电压充当标准电压。
比较输出部分52具有存储施加于电路体21的源极—基底电压的上限电压的上限寄存器55、存储源极—基底电压的下限电压的下限寄存器56、比较输出电压Vbs与上限电压的比较器57、比较输出电压Vbs与下限电压的比较器58、分别由比较器57和58的输出来操作的限制器NMOSFET 59和60等等。比较输出部分52比较来自比较操作电路4的泄漏数据Dv与来自标准电压生成部分51的标准电压，并输出上限电压和下限电压之间的电压。
当完成制造加工时，上限和下限电压值以例如以下方式设定在不发生GIDL现象的范围内。即，NMOSFET 53的源极—基底电压变成负侧。使漏极电流最小化的电压值存储于上限寄存器55。随后，NMOSFET 53的源极—基底电压变成正侧。使漏极电流最大化的电压值存储于下限寄存器56。
这样设定的上限电压在比较器57中与输出电压比较。根据比较结果，通过使限制器NMOSFET 59导通/截止来限制输出电压的上限。以同样的方式，下限电压在比较器58中与输出电压比较。根据比较结果，通过使限制器NMOSFET 60导通/截止来限制输出电压的下限。
所设定的输出电压作为基底电压Vbs而施加于功能NMOSFET的基底。此外，基底电压Vbs和下限电压是由图6所示的以多个电阻61构成的分压电路62来分配的，该基底电压Vbs和下限电压被作为电压Vbs[a:n]而施加于监视NMOSFET 23的基底。对于功能PMOSFET和监视PMOSFET的基底，在与上述类似的比较处理中设定并施加基底电压。
如上述，基于来自监视MOSFET的漏电流，为使来自功能MOSFET的漏电流最小化而设定源极—基底电压。这样，即使在加工中有变化或当温度或电压有波动时，也可节省功耗，且不会因GIDL现象或BTBT现象导致增加的漏电流。
(第二实施例)其次，说明第二实施例。与第一实施例中同样的组成元件被对应标示，但省略了其说明。在本实施例中，通过调整源极—漏极电压来抑制漏电流。
图7是根据本实施例的半导体集成电路器件1B的框图，其表示半导体集成电路2B中监视电路22B和漏电流检测电路3的详细结构。监视电路22B与监视电路22A具有类似的结构。然而，多个监视NMOSFET 23的栅极和源极是相互连接的，并通过源电压总线BLc[a:n]连接至施加电压输出电路5B。此外，监视NMOSFET 23的漏极分别连接至电流源31，而泄漏数据总线BLa[a:n]连接至漏极和电流源31之间的连接点。进而，多个监视NMOSFET 23的基底连接至公共线的电源地线Lb。
即，在图3所示的结构中，监视NMOSFET 23的栅极和源极连接至的电源线La，同时通过基底电压总线BLb而施加作为监视NMOSFET 23的基底电压的不同电压。另一方面，在图7所示的结构中，不同的电压分别通过源电压总线BLc而被施加于监视NMOSFET 23的栅极和源极之间，同时监视NMOSFET 23的基底连接至基底电压源线Lb。
顺便地，如上述，监视电路22B具有与监视电路22A同样的组成元件，只是连接方法有别。因此，在施加电压输出电路5B中可改变连接方法。
在上述结构中，随施加于各监视NMOSFET 23的源极和栅极之间的电压而流动的源极—漏极电流被当作漏电流，并检测此时的源极—漏极电压作为泄漏数据Dv[a:n]。
这样检测到的n个泄漏数据Dv通过泄漏数据总线BLa发送至比较操作电路4。在比较操作电路4中，在n个泄漏数据Dv中检测指示最小漏电流的泄漏数据Dv，并指定对应于检测到的泄漏数据Dv的泄漏数据总线BLa的线，再将其作为施加电压数据而输出至图8所示的施加电压输出电路5B。
施加电压输出电路5B具有调节器电路结构，其中来自比较操作电路4的泄漏数据Dv或正常操作电压被输入比较器63的一个输入端，同时输出电压供给比较器63的另一个输入端。正常操作电压是在器件的正常状态下的电源电压(器件的规格中标称的电源电压)。当输出电压被用作比较器63的标准电压时，可根据泄漏数据Dv或正常操作电压是否高于标准电压来改变输出电压。
这样设定的输出电压作为源极—漏极电压Vsd而施加于各功能NMOSFET的源极。此外，源极—漏极电压Vsd和上限电压是由图9所示由多个电阻64构成的分压电路65来分配的，该源极—漏极电压Vsd和上限电压被作为电压Vs[a:n]而施加于监视NMOSFET 23的源极和栅极之间。对于功能PMOSFET和监视PMOSFET的基底，在与上述类似的比较处理中设定源极—漏极电压。
如上述，基于来自监视MOSFET的漏电流，为使来自功能MOSFET的漏电流最小化而设定源极—漏极电压。这样，即使在加工中有变化时，也可节省功耗，且不会因GIDL现象或BTBT现象导致增加漏电流。
本发明不排除共同使用第一实施例和第二实施例。源极—基底电压可随最佳的源极—漏极电压的施加而被最佳和施加，从而使漏电流最小化。
(第三实施例)其次，说明第三实施例。与第一和第二实施例中同样的组成元件被对应标示，但省略了其说明。在第一和第二实施例中，漏电流检测电路3和比较操作电路4通过泄漏数据总线BLa而连接。另一方面，在本实施例中，漏电流检测电路3和比较操作电路4不是通过总线而是通过线来连接的，而监视NMOSFET 23的泄漏数据Dv可顺序地被取样。
图10是根据本实施例的比较操作电路4的框图，其具有数据保持电路41和比较电路42。来自漏电流检测电路3的泄漏数据Dv被输入到数据保持电路41和比较电路42。
数据保持电路41响应于起动信号而操作，以对泄漏数据Dv进行取样并保持泄漏数据Dv直到输入了后续的起动信号。当数据保持电路41保持泄漏数据Dv时，数据保持电路41将所保持的泄漏数据Dv作为先前值而输出至比较电路42。
比较电路42持续地对作为即刻值的泄漏数据Dv进行取样、比较即刻值和先前值、提取使漏电流最小化的泄漏数据Dv、并将所提取的泄漏数据Dv作为施加电压数据而输出至施加电压输出电路5A或5B。
在此事件中，当先前值和即刻值是模拟数据、即当泄漏数据Dv是模拟数据时，在对其进行比较处理之前，泄漏数据Dv可由A/D转换器等变换成数字信号，或可将泄漏数据Dv作为模拟数据而直接处理。
当模拟数据按原样直接处理时，例如，可使用由图11所示的取样和保持电路结构的数据保持电路41。数据保持电路41具有比较器43、第一电容器44、第二电容器45、基于起动信号和反相起动信号而对数据进行取样和保持的第一开关46和第二开关47。
即，电容器43的一个输入端接地，同时电容器43的另一输入端通过第一电容器44接地。对于后一个输入端，通过第一开关46输入来自漏电流检测电路3的泄漏数据Dv，并通过第二电容器45和第二开关47输入比较器43的输出。
第一和第二开关46和47中的一个根据起动信号而操作，而另一个根据起动信号的反相信号而操作。例如，当起动信号是“高”电平时第一开关46闭合电路，而当起动信号是“低”电平时断开电路。当第一开关46闭合时，泄漏数据Dv输入比较器43，并输出其电压值，同时第一电容器44被充电。另一方面，当反相起动信号是“高”电平时第二开关47断开电路。当反相起动信号是“低”电平时，第二开关47闭合电路以使第二电容器45充电而保持泄漏数据Dv。
图12是表示比较操作电路4的结构的图，该比较操作电路4具有上述根据起动信号而操作的数据保持电路41。比较电路42的计时信号和输出信号(即，施加电压数据)被提供给二输入的AND门48的输入。从比较电路42提供给二输入的AND门48的信号根据输入比较电路42的泄漏数据Dv的变化而改变。于是，起动信号与时钟信号同步地输出至数据保持电路41，以对泄漏数据Dv进行取样和保持。
这样的处理对各监视NMOSFET 23的泄漏数据Dv顺序执行。于是可提取使漏电流最小化的泄漏数据Dv，且不用通过总线连接漏电流检测电路3和比较操作电路4。
这样，可节省总线结构所需要的总线形成区。此外，数据保持电路41仅当输入比较电路42的泄漏数据Dv有变化时才操作。因此有可能节省比较操作电路4中的功耗。
(第四实施例)其次，说明第四实施例。与第一至第三实施例中同样的组成元件被对应标示，但省略了其说明。在本实施例中，更加改进了提取源极—基底电压作为根据第三实施例的比较电路42中的施加电压数据的精度。
图13A和13B是说明比较电路42中的提取处理的图。在各图13A和13B中，横轴表示各监视NMOSFET 23的源极—基底电压(Vbs)，而纵轴表示漏电流(I)。
图14A～14C是存储于比较电路42中的位信息(增/减信息)的表。为了增加源极—基底电压Vbs，图14A所示的增/减位PE被设成指示增加命令的“1”。反之，为了减少源极—基底电压Vbs，增/减位PE被设成指示减少命令的“0”。
为了维持源极—基底电压Vbs，将图14B所示的维持位M设为“1”。不对源极—基底电压Vbs进行维持，将维持位M设为“0”。
进而，由调整位(gear bit)G来指定源极—基底电压Vbs变化的改变宽度(步进电压值)。当调整位G设为“0”时，源极—基底电压以每0.1伏的间隔而变化。当调整位G设为“1”时，源极—基底电压以每0.01伏的间隔而变化。不言而喻，调整位G不必限制为1位，而是可以使用多个位来设定。当使用多个位来设定调整位G时，源极—基底电压的改变宽度可以设得更细微一些。于是，可以更高精度地提取使漏电流最小化的泄漏数据。
图15是对应于各个位信息的提取处理的状态转移表。在图15中，先前值P指定了漏电流的先前值，而即刻值I则指定了漏电流的即刻值。图16是表示状态维持操作处的初始化操作和起始的时序图。
如图16所示，在初始化操作中，维持位M因时钟信号(或起始脉冲)上升而设为“1”，以维持电压源电压。维持位M和增减位PE在时钟信号的下次上升时设为“0”。
例如，在维持位M为“0”而增/减位PE为“1”的状态中，调整位G被设为“0”。在图13A的情形1中，先前值1(P)大于即刻值1(I)(P＞I)。因此，在时钟信号的下次上升时维持增减位PE(即，增减位PE为“1”)。于是，随着源极—基底电压的增加而提取使漏电流最小化的源极—基底电压(相当于图15所示的转移状态B)。
在情形2中，先前值2(P)小于即刻值2(I)(P＜I)。因此，在时钟信号的下次上升时增/减位PE设为“0”。于是，随着源极—基底电压的减少而提取使漏电流最小化的源极—基底电压(相当于图15所示的转移状态A)。
另一方面，假设维持位M和增减位PE都是“0”。在此状态中，在图15的情形3中，先前值3(P)大于即刻值3(I)(P＞I)。因此，在时钟的下次上升时维持增减位PE(即，增减位PE为“0”)。于是，随着源极—基底电压的减少而提取使漏电流最小化的源极—基底电压(相当于图15所示的转移状态D)。
在情形4中，先前值4(P)小于即刻值4(I)(P＜I)。因此，在时钟信号的下次上升时增减位PE设为“1”。于是，随着源极—基底电压的增加而提取使漏电流最小化的源极—基底电压(相当于图15所示的转移状态E)。
当增减位PE重复“1”和“0”时，调整位G递增。当调整位G设为“1”时，与上述程序类似地提取使漏电流最小化的源极—基底电压。这样，可以以更高精度来提取使漏电流最小化的源极—基底电压。
当先前值P与即刻值I一致(P＝I)、或当这些值与下限电压一致时，维持位PE设为“1”(相当于图15所示的转移状态C)。
这样，当尽管源极—基底电压达到了取决于产品的可靠性的下限电压但其提取却未完成时，源极—基底电压维持在下限电压值。于是，可节省功耗、同时可防止因GIDL现象导致的漏电流的增加。
(第五实施例)其次，说明第五实施例。与第一至第四实施例中同样的组成元件被对应标示，但省略了其说明。在本实施例中，如图17所示，将源极—基底电压或源极—漏极电压施加于半导体集成电路2A或2B的条件可根据模式转换信号S通过施加电压输出电路5C来转换。
模式转换信号S可在至少2种模式之间转换。两种模式之一是半导体集成电路器件1C以正常电压和正常速度操作的正常模式。另一种模式是半导体集成电路器件1C比正常操作更慢或停止的停止模式。
图18是表示施加电压输出电路5C的结构图。施加电压输出电路5C具有当模式转换信号S指示正常模式时操作的正常模式基底电压输出电路70和正常模式电源电压输出电路73、以及当模式转换信号S指示停止模式时操作的停止模式基底电压输出电路71和停止模式电源电压输出电路72。
已由比较操作电路4提取的、使漏电流最小化的施加电压数据被输入停止模式基底电压输出电路71和停止模式电源电压输出电路72。
在任何MOSFET中，当降低源极—漏极电压时都可减少漏电流。在某一模式中，可使源极—漏极电压降得更低。因此，例如当根据本发明的半导体集成电路器件1C被用于蜂窝电话时，可如下想像一种意图在于进一步减少功耗的使用模式。即，将呼叫的状态设定为正常模式。在硬件处理负荷比正常模式相对要轻的等待呼叫的状态中，可将源极—漏极电压设定为低于正常模式。
通过以这种方式在正常模式和停止模式之间转换，可抑制停止模式下的功耗，同时阻止正常模式下的操作速度降低。
在第一实施例中所述的如图5所示的施加电压输出电路5A和在第二实施例中所述的如图8所示的施加电压输出电路5B可应用于停止模式基底电压输出电路71和停止模式电源电压输出电路72。作为替代，也可将如图19～21所示的结构用于那些电路71和72。
图19所示的施加电压输出电路5C与图5所示的施加电压输出电路5A具有类似的结构。然而，施加电压输出电路5C具有作为电流源的正常模式电流源81和停止模式电流源82。此外，施加电压输出电路5C具有正常模式下限寄存器84和停止模式下限寄存器83。
电流源82的电流值比电流源81的电流值要小得多。使漏电流最小化的泄漏数据Dv从比较操作电路4输入下限寄存器83，并存储于此。
对于该结构，在正常模式下，将电源电压等的基准电压Vref施加于标准电压生成部分51的NMOSFET 53的栅极，而正常模式电流源81连接至NMOSFET 53的漏极，同时存储于正常模式下限寄存器84的下限电压被输入比较器58。另一方面，在停止模式下，地电位等的电压Vss施加于NMOSFET53的栅极，而停止模式电流源82连接至NMOSFET 53的漏极，同时存储于停止模式下限寄存器83的下限电压被输入比较器58。
由比较器57比较上限电压和输出电压。根据比较结果，使限制器NMOSFET 59导通/截止以设定输出电压的上限。同样，由比较器58比较下限电压和输出电压。根据比较结果，使限制器NMOSFET 60导通/截止以设定输出电压的下限。
所设定的输出电压作为源极—基底电压Vbs而施加于功能NMOSFET的基底。此外，基底电压Vbs和下限电压是由分压电路来分配的，该基底电压Vbs和下限电压被作为电压Vbs[a:n]而施加于监视NMOSFET 23的基底。对于功能PMOSFET和监视PMOSFET的基底，与上述同样方式设定并施加基底电压。
具有如图20所示的调节器电路结构的施加电压输出电路5D与图8所示的施加电压输出电路5B具有相同的结构。然而，在正常模式下基准电压Vref输入比较器66，而在停止模式下将比较操作电路4的施加电压数据输入其中。
当输出电压(源极—漏极电压Vbs)被用作比较器66的标准电压时，可根据施加电压数据或基准电压Vref是否高于标准电压来调整和设定源极—漏极电压Vbs。此外，源极—漏极电压Vbs和上限电压是由分压电路来分配的，该源极—漏极电压Vbs和下限电压被作为电压Vbs[a:n]。
图21是表示具有DC-DC转换器电路结构的施加电压输出电路5E的结构框图。在正常模式下，设定施加电压输出电路5E，以使基准电压Vref输入DC-DC转换器95。在停止模式下，设定施加电压输出电路5E，以使来自比较操作电路4的施加电压数据输入DC-DC转换器95。
根据基准电压Vref和施加电压数据，可改变DC-DC转换器95的时钟速率。在输入施加电压数据时的时钟速率比在输入基准电压Vref时的时钟速率变得更低(因电压值较小)。于是，降低了输出电压。这样，在停止模式下可抑制漏电流，从而可减少功耗。
(第六实施例)其次，说明第六实施例。与第一至第五实施例中同样的组成元件被对应标示，但省略了其说明。任何漏电流都依赖于温度，以致漏电流随温度增加而增加。这样，在本实施例中，监视半导体集成电路的温度，而当温度达到预定温度时，即控制基底电压等以抑制因漏电流造成的功耗的增加。
图22是这样配置的半导体集成电路器件1D的框图。半导体集成电路器件1D的结构在图1所示的结构上附加了温度检测电路75和起始脉冲电路77。图23是表示半导体集成电路器件1D的操作时序的图。
设在监视电路22A中的未图示的温度检测元件的输出被输入温度检测电路75。例如，温度检测元件可如下实施。即，各监视NMOSFET 23的栅极和基底固定于稳恒电压。在该状态下测量源极—漏极电阻。然而本发明不限于这样的结构。用来检测温度的器件可分离地提供。
当从温度检测元件导入信号的温度检测电路75断定温度达到预定温度时，温度检测电路75将起动信号输出至起始脉冲电路77。于是，起始脉冲电路77输出起始脉冲信号。
起始脉冲信号被提供给施加电压输出电路5A～5E之一的施加电压输出电路5F、比较操作电路4和漏电流检测电路3。施加电压输出电路5F、比较操作电路4和漏电流检测电路3具有与上述各电路类似的结构，而它们仅当输入了起始脉冲信号时才操作。例如，施加电压输出电路5A的操作或停止可由这样的结构来实施即在第五实施例中说明的模式转换信号S被作为起始脉冲信号。对于比较操作电路4和漏电流检测电路3，可提供这样的结构即各电路的电源是受起始脉冲信号控制的。不言而喻，本发明不限于上述结构，而是其他各种结构也可适用。
当从起始脉冲电路77输入起始脉冲信号时，漏电流检测电路3对泄漏数据Dv进行取样，并将其结果输入比较操作电路4。于是，使漏电流最小化的施加电压数据被提取并发送至施加电压输出电路5F。施加电压输出电路5F基于施加电压数据而设定并输出源极—基底电压或源极—漏极电压。
在温度检测电路75中设定的预定温度不必限于一点，而是可设在多个温度点。图23表示当半导体集成电路2A或2B的温度达到T1、T2和T3这3个温度的任一个时立即输出起始脉冲的情形。
在这样的结构中即如在第三实施例所述，漏电流检测电路3和比较操作电路4不使用总线而连接，以顺序地对多个监视MOSFET的泄漏数据Dv进行取样并做比较，在各种情形中，对全部泄漏数据Dv进行取样不一定在起始脉冲的脉冲宽度内完成。在此情形中，例如，最好是起始脉冲持续信号从比较操作电路4输出至起始脉冲电路77，从而输出起始脉冲直到完成泄漏数据Dv的取样。
在上述中，检测半导体集成电路2A或2B的温度以间歇地操作施加电压输出电路5F、比较操作电路4和漏电流检测电路3。然而本发明不限于这样的结构。可检测半导体集成电路的电源电压，以便当电源电压达到预定的电压时立即控制源极—基底电压或源极—漏极电压。
图24是这样结构的半导体集成电路器件1E的框图。在半导体集成电路器件1E中，设有电源电压检测电路76以取代图22所示的温度检测电路75。图25是表示半导体集成电路器件1E的操作时序图。
此情形的操作与图22类似。即当电源电压达到预定的电压时立即将起动信号从电源电压检测电路76输出至起始脉冲电路77，以操作施加电压输出电路5F、比较操作电路4和漏电流检测电路3。于是，由施加电压输出电路5F来设定并输出源极—基底电压或源极—漏极电压。
电源电压检测电路76输出起始脉冲的电源电压不必限于一点，而是可设在多个电压点。图25表示当电源电压达到V1、V2和V3这3个电压的任一个时立即输出起始脉冲的情形。
于是，施加电压输出电路5F、比较操作电路4和漏电流检测电路3间歇地操作，从而可减少功耗。
(第七实施例)其次，说明第七实施例。与第一至第六实施例中同样的组成元件被对应标示，但省略了其说明。本实施例被调整，从而可在每一预定时刻更新来自比较操作电路4的施加电压数据、来自温度检测电路75的数据、来自电源电压检测电路76的数据、和诸如产品规格、保用期、下限电压信息等产品管理信息。
至此，如图26所示，设有非易失性存储器78、产品可靠性信息输入部分79和时钟通知器件80。来自比较操作电路4、温度检测电路75和电源电压检测电路76的数据和产品规格、保用期、下限电压信息等产品管理信息以基准表的格式存储于非易失性存储器78。预定的产品管理信息通过产品可靠性信息输入部分79而存储于非易失性存储器78。在预定时刻，时钟通知器件80将预定时刻已来临的事实通知给半导体集成电路器件1A～1E之一的半导体集成电路器件1F。
时钟通知器件80测量电流导通至半导体集成电路器件1F的时间。例如时钟通知器件80一年激活一次以输出起动信号。
当对所生产的半导体集成电路器件1F进行初始化测试时，关于半导体集成电路器件1F的保用期有多少年和源极—基底电压的下限电压等信息通过产品可靠性信息输入部分79而输入非易失性存储器78。此后，操作一次半导体集成电路器件1F，并在希望的电源电压和希望的温度处进行操作测试。此刻得到的施加电压数据在发货前被写入非易失性存储器78。
时钟通知器件80每年起动半导体集成电路器件1F。时钟通知器件80将来自温度检测电路75和电源电压检测电路76的数据写入非易失性存储器78。对于起动后的一年，输出由施加电压输出电路5A～5F之一基于写入数据而设定的源极—基底电压或源极—漏极电压。
于是，可最大限度地避免半导体集成电路器件1F中频繁的反馈环路操作，从而可减少功耗。此外，MOSFET的源极—基底电压的最大电压可根据各产品设定的保用期年数来规定。这样，例如，即使漏电流超过了保用期为10年的产品的下限电压，在保用期为3年的产品中可抑制漏电流，从而可减少功耗。
(第八实施例)其次，说明第八实施例。与第一至第七实施例中同样的组成元件被对应标示，但省略了其说明。在本实施例中，源极—基底电压或源极—漏极电压是以最佳的操作顺序来设定的。
图27是表示操作顺序的图。横轴表示时间，而纵轴表示从施加电压输出电路提供给半导体集成电路的源极—基底电压或源极—漏极电压。
第一下限电压是半导体集成电路可进行希望的操作的最低电压，或保持数据的必要电压。第二下限电压是为了保持半导体的可靠性的源极—漏极电压，相当于前述的下限电压。
在半导体集成电路器件1F的最佳操作顺序中，首先调整源极—漏极电压，使之等于第一下限电压，其次调整源极—基底电压，使之等于第二下限电压。在这样进行的持续操作方式中，可找出最佳的漏电流。在此情形中，将源极—漏极电压和源极—基底电压设定为那一时刻的值。
调整源极—漏极电压要先于调整源极—基底电压的原因将参照图28A和28B来说明。假设图28A中的漏极漏电流与图28B中的漏极漏电流一致。
在图28A中，源极—漏极电压和源极—基底电压分别是1伏和0伏。在图28B中它们分别是1.5伏和-1.0伏。在此情形中，当将与源极—漏极电压完全一致的电压施加于各栅极时，在图28A中栅极—基底电压达到1伏而在图28B中则达到2.5伏。
栅极漏电流显示了相对于栅极—基底电压、栅极—漏极电压和源极—漏极电压大致呈指数增/减的特性。这样，图28A中的栅极漏电流更小。于是，当优先调整具有大的电压值的源极—漏极电压时，可减少栅极漏电流的影响。
本发明对于使用电池等的移动应用的半导体集成电路器件、对于在使用了移动应用的半导体集成电路器件的蜂窝电话或IC卡中所用的半导体集成电路器件、以及对于用于固定电器等的半导体集成电路器件都是有用的。
权利要求
1.一种半导体集成电路器件包括半导体集成电路，包括电路体，其具有进行预定功能操作的多个功能MOSFET；和监视电路，其包括监视所述功能MOSFET特性的多个监视MOSFET；漏电流检测电路，其检测来自监视MOSFET的漏电流，并将所述检测到的漏电流作为泄漏数据而输出；比较操作电路，其从多段所述泄漏数据中提取使来自所述电路体的漏电流最小化的一段泄漏数据，并将所述提取的泄漏数据作为施加电压数据而输出；和施加电压输出电路，其基于所述施加电压数据而设定施加于所述功能MOSFET的电压，并输出所述设定的电压。
2.根据权利要求1所述的半导体集成电路器件，其中由所述施加电压输出电路设定并输出的所述施加电压是源极-漏极电压。
3.根据权利要求1所述的半导体集成电路器件，其中由所述施加电压输出电路设定并输出的所述施加电压是源极-基底电压。
4.根据权利要求1所述的半导体集成电路器件，所述比较操作电路包括数据保持电路，其对所述泄漏数据进行取样并将所述泄漏数据保持为先前值；和比较电路，其将所述泄漏数据作为即刻值而取样，同时导入由所述数据保持电路保持的所述先前值，相互比较所述即刻值和所述先前值，提取所述施加电压数据并输出所述提取的施加电压数据。
5.根据权利要求4所述的半导体集成电路器件，其中所述比较电路输出所述施加电压数据，以便当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极-基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极-基底电压的绝对值，以及当所述结果为所述即刻值等于所述先前值时，则维持所述源极-基底电压。
6.根据权利要求4所述的半导体集成电路器件，其中所述比较电路输出所述施加电压数据，以便当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极-漏极电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极-漏极电压的绝对值，以及当所述结果为所述即刻值等于所述先前值时，则维持所述源极-漏极电压。
7.根据权利要求4所述的半导体集成电路器件，其中所述数据保持电路具有存储所述先前值的寄存器。
8.根据权利要求7所述的半导体集成电路器件，其中所述寄存器包括对模拟数据进行取样和保持的取样和保持电路。
9.根据权利要求4所述的半导体集成电路器件，其中所述比较操作电路保持指示所述源极-基底电压的绝对值的增加或减少的增/减信息，并输出所述施加电压数据，以便在所述增/减信息中设定了指示绝对值增加的信息后，当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，增加所述源极-基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，减少所述源极-基底电压的绝对值，在所述增/减信息中设定了指示绝对值减少的信息后，当所述即刻值和所述先前值的比较结果为所述即刻值小于所述先前值时，减少所述源极-基底电压的绝对值，当所述结果为所述即刻值大于所述先前值时，增加所述源极-基底电压的绝对值。
10.根据权利要求1所述的半导体集成电路器件，其中，所述监视MOSFET由N型MOSFET和P型MOSFET之一的MOSFET形成。
11.根据权利要求1所述的半导体集成电路器件，其中，所述监视MOSFET是以与功能MOSFET相同的加工规格而形成的。
12.根据权利要求1所述的半导体集成电路器件，其中所述电路体包括各由多个所述功能MOSFET构成的多个MOSFET块，而所述监视MOSFET是以与各MOSFET块中的所述功能MOSFET相同的器件规格而形成的。
13.根据权利要求1所述的半导体集成电路器件，其中所述施加电压输出电路接收模式转换信号，其指示是否基于所述来自比较操作电路的所述施加电压数据而设定施加电压并输出至所述电路体。
14.根据权利要求1所述的半导体集成电路器件，进一步包括温度检测电路，其检测所述半导体集成电路的温度，并当所述温度达到预定温度时操作所述漏电流检测电路、所述比较操作电路和所述施加电压输出电路。
15.根据权利要求1所述的半导体集成电路器件，进一步包括电源电压检测电路，其检测所述半导体集成电路的电源电压，并当所述电源电压达到预定值时操作所述漏电流检测电路、所述比较操作电路和所述施加电压输出电路。
16.根据权利要求1所述的半导体集成电路器件，所述施加电压输出电路包括限制值存储单元，其保持输出至所述电路体的施加电压的上限电压和下限电压之中至少一个的限制值；其中当所述功能MOSFET的施加电压达到限制值时，将维持所述施加电压等于所述限制值。
17.根据权利要求4所述的半导体集成电路器件，其中只要当所述比较电路的输出值存在变化时，所述数据保持电路就重新对所述泄漏数据进行取样。
18.根据权利要求4所述的半导体集成电路器件，进一步包括测量时间的计时器件，其中当所述计时器件测量到预定时间时，至少进行所述施加电压数据的提取。
19.根据权利要求18所述的半导体集成电路器件，进一步包括至少存储产品保用期的非易失性存储器。
20.根据权利要求19所述的半导体集成电路器件，其中将所述施加电压数据存储于所述非易失性存储器中，并当在起动期等外部环境有变化时，将存储于所述非易失性存储器的所述施加电压数据输出至所述施加电压输出电路。
21.根据权利要求20所述的半导体集成电路器件，其中，将由所述电源电压检测电路或所述温度检测电路检测到的检测值存储于所述非易失性存储器中。
全文摘要
目的在于节省半导体集成电路2A中由于漏电流而增加的功耗，该漏电流由生产加工、温度和电源电压的变化所造成。设有半导体集成电路2A、漏电流检测电路3、比较操作电路4和施加电压输出电路5A。半导体集成电路2A具有包括进行预定功能操作的多个功能MOSFET的电路体21、以及包括监视功能MOSFET的特性的多个监视(monitor)NMOSFET 23的监视电路22A。漏电流检测电路3检测对应于来自多个监视NMOSFET 23的漏电流的泄漏数据。比较操作电路4从多段泄漏数据中提取使电路体21的漏电流最小化的一段泄漏数据。施加电压输出电路5A基于该施加电压数据而设定。
文档编号H03K19/00GK1638127SQ20051000411
公开日2005年7月13日 申请日期2005年1月6日 优先权日2004年1月6日
发明者炭田昌哉 申请人:松下电器产业株式会社