专利名称：有理数倍频电路与产生有理数倍频的方法
技术领域：
本发明涉及一种倍频电路，特别是涉及一种有理数倍频电路与产生有理数倍频的方法。
背景技术：
倍频电路一般若用在数位系统中，可用以产生集成电路时脉讯号。倍频电路一般是由锁相回路(Phase Lock Loop，PLL)所组成。锁相回路的架构如图1所示，由四个子电路系统所组成，其分别为相位侦测器PD(PhaseDetector)、电荷帮浦CP(Charge Pump)、回路滤波器LF(Loop Filter)以及压控振荡器VCO(Voltage Controlled Oscillator)。相位侦测器PD为侦测参考讯号及内部震荡讯号的差异，将其比较的结果化为两数位讯号的输出。电荷帮浦CP工作目的为将此二数位讯号转换为一控制电压输出。回路滤波器LF则可将此控制电压的高频部分过滤。压控振荡器VCO即将此控制电压转换一振荡频率输出。然而，若要将参考频率倍频，则须增加压控振荡器VCO震荡频率以及加入除频器FD，如图2，使输出频率为参考频率的倍数，回授除频后与源参考讯号作比较。如此，只需调整除频器的除频因数N，便可以得到N倍频率的讯号。
另一习知技术为中国台湾专利公告号356624的技术，然而，此技术只能产生整数倍频讯号。若要产生非整数倍频讯号，则必须将图2的除频器FD作非整数除法，技术上可用电路较为复杂的Fractional-N频率合成器来达成。
发明内容
本发明的目的就是在提供一种有理数倍频电路，用以产生整数倍频讯号以及非整数倍频讯号。
本发明的再一目的是提供一种产生有理数倍频的方法，用以产生整数倍频讯号及非整数倍频讯号。
本发明提出一种有理数倍频电路，此结构是接收相同频率不同相位的多数个输入讯号，并输出至少一倍频讯号。有理数倍频电路包括除频器组、第一相位合成器组、第二相位合成器组以及加法器。其中，除频器组，接收该些输入讯号，将其除频后输出相同频率不同相位的多数个除频讯号。第一相位合成器组耦接除频器组，接收除频讯号合成为多数个第一脉冲周期讯号。第二相位合成器组，接收输入讯号合成为多数个第二脉冲周期讯号。加法器耦接第一相位合成器组以及第二相位合成器组，接收第一脉冲周期讯号以及第二脉冲周期讯号，依照欲产生的频率倍数，取得讯号将讯号合成倍频讯号。
本发明另外提出一种产生有理数倍频的方法，用以将具有第一频率且不同相位的多数个输入讯号加以倍频，以获得至少一倍频讯号。方法包括将输入讯号除频后的讯号，合成为多数个第一脉冲周期讯号。将输入讯号中合成为多数个第二脉冲周期讯号。将第一脉冲周期讯号以及第二脉冲周期讯号，依照欲产生的频率倍数，取得讯号将讯号合成倍频讯号。
依照本发明的较佳实施例所述的产生有理数倍频的方法，上述的输入讯号以及除频讯号为该预设相位差。
本发明因采用波形合成的方法，若改变除频器组的除频因数，将第一相位合成器以及第二相位合成器的波形，根据欲设计的倍数，取得相应的讯号，便可以得到欲得到的整数以及非整数倍频讯号。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1是习知锁相回路电路方块图。
图2是习知用锁相回路以产生倍频讯号电路方块图。
图3是本发明一实施例的有理数倍频电路的电路方块图。
图4是本发明一实施例的有理数倍频电路内部的相位合成器电路图。
图5是本发明一实施例的产生整数倍频讯号波形图。
图6是本发明一实施例的产生有理数倍频讯号波形图。
图7是本发明一实施例另一实施方式的产生有理数倍频讯号波形图。
图8是本发明一实施例另一实施方式的产生有理数倍频讯号波形图。
图9是本发明一实施例的产生有理数倍频的方法流程图。
300除频器组 302、304相位合成器组306加法器 308环型振荡器40相位合成器400及闸402互斥或闸900将输入讯号除频后，输出相同频率不同相位的多数个除频讯号，这些除频讯号相位差为预设相位差902将该些除频讯号中，相位差为预设相位差的讯号，合成为多数个第一脉冲周期讯号904将输入讯号中，相位差为预设相位差的讯号，合成为多数个第二脉冲周期讯号906将第一脉冲周期讯号以及第二脉冲周期讯号，依照欲产生的频率倍数，取得相依的讯号将讯号相加并合成倍频讯号CP电荷帮浦 FD除频器LF回路滤波器PD相位侦测器PH0、PH1、PH2…PH(2N)输入讯号波形PH0A、PH1A～PH(2N-1)A频率合成器组304输出讯号波形PH1(/2)、PH2(/2)～PH2N(/2)、PH6(/5)、PH7(/5)、PH1(/3)、PH2(/3)～PH2N(/3)除频器组输出讯号波形PH6B、PH6C、PH6D、PH1B～PH(2N-1)B频率合成器组302输出讯号波形PH6(/5)1D、PH7(/5)1D将PH6(/5)、PH7(/5)延迟一单位时脉讯号时间波形PH6(/5)2D、PH7(/5)2D将PH6(/5)、PH7(/5)延迟二单位时脉讯号时间波形VCO压控振荡器具体实施方式
图3为本发明一实施例的有理数倍频电路，用以接收相同频率不同相位的多数个输入讯号，并输出至少一倍频讯号。请参见图3，包括除频器组300、相位合成器组302以及304、加法器306以及环型振荡器308。本实施例使用环型振荡器，若熟的此技术者应当了解，亦可使用锁相回路、延迟锁相回路、压控振荡器...等等可以产生多个相同频率且不同相位讯号的装置。
除频器组300包括了多个相同的除频器。相位合成器组302以及304亦包括了多个相同的相位合成器40，请参见图4。相位合成器40的电路图为图4的架构，其包括及(AND)闸400以及互斥或(XOR)闸402，互斥或闸402输出耦接及闸400。除频器组300以及相位合成器组304分别接收不同相位相同频率的输入讯号。相位合成器组302耦接除频器。加法器耦接相位合成器302以及304。
除频器组300将接收的输入讯号除频后输出，同时相位合成器组304亦将接收的输入讯号，分别将相位差为预设相位差的讯号合成为多数个第二脉冲周期讯号。而相位合成器组302接收除频器300输入的多个除频讯号，分别将相位差为预设相位差的讯号合成为多数个第一脉冲周期讯号，其中，依照预设相位差产生具有第一责任周期的该第一脉冲周期讯号以及依照预设相位差产生具有第二责任周期第二脉冲周期讯号。最后，用加法器接收由相位合成器302输出的第一脉冲周期讯号以及接收由相位合成器304输出的第二脉冲周期讯号，依照欲产生的频率倍数，取得相依的讯号将讯号相加，合成倍频讯号。
图5为本发明实施例由图3的电路方块图，所产生出整数倍频讯号的一个例子。请同时参照图3、图4以及图5。首先，利用环型振荡器308产生2N个频率相同相位不同的输入讯号，分别为图5中的PH1、PH2...PH(2N)，利用相位合成器组304接收PH1～PH(2N)这些讯号，并且将其分别放入内部的相位合成器40中，例如将PH1以及PH2输入至相位合成器40中，经由互斥或闸与及闸之后，便得到一个PH1A，在将PH2以及PH3经过相位合成器40之后，便得到PH2A。其余的PH3A～PH(2N-1)A与之前雷同，故不予赘述。若要产生二倍频，可以用PH1A以及PH(N+1)A输入至加法器306得到二倍频(图中所示的PH2X_1)。同样道理，可以用PH1A以及PHNA输入至加法器306得到二倍频(图中所示的PH2X_2)。同样的，亦可以使用PH1A以及PH3A输入至加法器306得到二倍频(图中未标示)。若要产生三倍频，可以使用PH1A、PH3A以及PH6A输入至加法器306得到(图中所示的PH3X)。同样道理，四倍频亦可以用PH1A、PH3A、PH5A以及PH7A输入至加法器306得到(图中所示的PH4X)。
另外，若要得到非整数的倍频讯号，可参考图6的波形图，并请同时参考图3、图4以及图5，此例中，除频器组300除频因数为2。同样的，输入讯号利用环型振荡器308产生2N个频率相同相位不同的输入讯号，分别为图5中的PH1、PH2...PH(2N)，经由除频器组300除频后得到PH1(/2)、PH2(/2)...PH2N(/2)，除频之后将讯号输入至相位合成器组302。同样的，相位合成器组302用PH1(/2)、PH2(/2)...PH2N(/2)波形用图4的逻辑运算方式(此运算已在前段中叙述，故不予赘述)合成为PH1B、PH2B...PH(2N-1)B。举例来说，若要产生2.5倍频，可以使用PH1A、PH3A以及PH(N+3)B输入至加法器306得到(图中所示的PH25X)。同样道理，3.5倍频亦可以用PH1A、PH3A、PH5A以及PH7B输入至加法器306得到(图中所示的PH35X)，其余的变化、如4.5倍、5.5倍等等，熟的此技术者，应当知道可自行排列组合得到欲得到的倍频。
同样的道理，请参考图7的波形图，并请同时参考图3、图4以及图5，我们可以使用同样此技术产生3.3倍频，此例中，除频器组300除频因数为3。输入讯号利用环型振荡器308产生8个频率相同相位不同的输入讯号，分别为图5中的PH1、PH2...PH(2N)，经由除频器组300除频后得到PH1(/3)、PH2(/3)...PH2N(/3)，除频之后将讯号输入至相位合成器组302。相位合成器组302用PH1(/3)、PH2(/3)...PH2N(/3)波形用图4的逻辑运算方式(此运算已在前段中叙述，故不予赘述)合成为PH1C～PH(2N-1)C。将PH1A、PH3A、PH5A以及PH7C输入至加法器306得到(图中所示的PH333X)。
最后在举一例，请参考图8的波形图，并请同时参考图3以及图4，我们可以使用同样此技术产生3+3/5倍频，此例中，除频器组300除频因数为5。首先，利用环型振荡器308产生8个频率相同相位不同的输入讯号，分别为图8中的PH0～PH7，经由相位合成器组304接收PH0～PH7这些讯号，并且将其分别放入内部的相位合成器40中做逻辑运算(此运算已在前段中叙述，故不予赘述)合成为PH0A～PH7A。PH6以及PH7经由除频器组300除频后得到PH6(/5)以及PH7(/5)，将PH6(/5)、PH7(/5)输入相位合成器组302得到PH6B。将PH6(/5)、PH7(/5)延迟一单位时脉讯号时间后(图中PH6(/5)1D、PH7(/5)1D)输入相位合成器组302得到PH6C。同样道理，将PH6(/5)、PH7(/5)延迟两单位时脉讯号时间后(图中PH6(/5)2D、PH7(/5)2D)输入相位合成器组302得到PH6D。最后，将PH0A、PH2A、PH4A、PH6B、PH6C以及PH6D送入加法器306得到最后3+3/5倍频(图中所示的PH3+3/5X)。
本发明亦提出产生有理数倍频讯号的方法，用以接收相同频率不同相位的多数个输入讯号，并输出至少一倍频讯号，图9为本发明产生有理数倍频讯号的方法流程图，请同时参照图3、图4、图5、图6。除法器组300将输入讯号除频后输出相同频率不同相位的多数个除频讯号(可参照图6的PH1(/2)、PH2(/2)...PH2N(/2)分别为除以2的除频讯号)，这些除频讯号相位差为一预设相位差(步骤900)。将这些除频讯号中，相位差差异为预设相位差的讯号，利用相位合成器组302内部相位合成器40，合成为多数个第一脉冲周期讯号(可参照图6的PH1B、PH2B...PH(2N-1)B)，依照预设相位差产生具有第一责任周期的第一脉冲周期讯号(步骤902)。同时，相位合成器组304将输入讯号中，相位差为预设相位差的讯号合成为多数个第二脉冲周期讯号(图5的PH1A、PH2A...PH(2N-1)A)，并依照该预设相位差产生具有第二责任周期的该第二脉冲周期讯号(步骤904)。将第一脉冲周期讯号以及第二脉冲周期讯号，利用加法器306依照欲产生的频率倍数，取得相依的讯号将讯号相加(例如图6的波形PH35X)，合成倍频讯号(步骤906)。
综上所述，在本发明的精神下，熟此技术者可以随意改变除频器组的除频因数，将相位合成器302以及304的波形排列组合，便可以得到欲得到的整数以及非整数倍频讯号。这里可以得到一个关系式，假设环型震荡器308产生2N个具有相同相位差的讯号，除频器300的除频值为M，本发明实施例便可以得到N-K/M频率。K＝i，2，3，...(M-1)，N、K、M均为整数。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种有理数倍频电路，用以接收多数个输入讯号，其中该些输入讯号具有第一频率且互为不同相位，以及输出至少一倍频讯号，该有理数倍频电路包括一除频器组，用以接收该些输入讯号，并且将其除频后输出具有第二频率且不同相位的多数个除频讯号；一第一相位合成器组，耦接该除频器组，用以将该些除频讯号合成为多数个第一脉冲周期讯号；一第二相位合成器组，用以接收并且将该些输入讯号合成为多数个第二脉冲周期讯号；一加法器，耦接该第一相位合成器组以及该第二相位合成器组，用以依照欲产生的频率倍数将对应的该些第一脉冲周期讯号以及该些第二脉冲周期讯号相加，以合成并且输出该倍频讯号。
2.根据权利要求1所述的有理数倍频电路，其中该些输入讯号的相位差各为一预设相位差，以及该些除频讯号的相位差为该预设相位差。
3.根据权利要求2所述的有理数倍频电路，其中依照该预设相位差产生具有一第一责任周期的该第一脉冲周期讯号。
4.根据权利要求2所述的有理数倍频电路，其中依照该预设相位差产生具有一第二责任周期的该第二脉冲周期讯号。
5.根据权利要求1所述的有理数倍频电路，其中该第一相位合成器组以及该第二相位合成器组各自包括多数个相位合成器，每一个该些相位合成器包括一互斥或(XOR)闸，接收该些除频讯号其中的两讯号，并将讯号做互斥或(XOR)逻辑运算输出；以及一及(AND)闸，用以将该互斥或闸所接收的两讯号其中的一讯号以及该互斥或输出的讯号进行及(AND)逻辑运算并且输出运算结果。
6.根据权利要求5所述的有理数倍频电路，其中该些输入讯号的相位差各为一预设相位差，以及该互斥或闸所接收该些除频讯号其中的两讯号的相位差为该预设相位差。
7.根据权利要求1所述的有理数倍频电路，更包括一锁相回路，用以产生该些输入讯号。
8.根据权利要求1所述的有理数倍频电路，更包括一压控振荡器，用以产生该些输入讯号。
9.根据权利要求1所述的有理数倍频电路，更包括一环型振荡器，用以产生该些输入讯号。
10.一种产生有理数倍频的方法，用以将具有第一频率且不同相位的多数个输入讯号加以倍频，以获得至少一倍频讯号，该方法包括将输入讯号除频，以获得相同频率且不同相位的多数个除频讯号；将该些除频讯号合成为多数个第一脉冲周期讯号；将该些输入讯号合成为多数个第二脉冲周期讯号；以及依照欲产生的频率倍数，将对应的该些第一脉冲周期讯号以及该些第二脉冲周期讯号相加，以获得该倍频讯号。
11.根据权利要求10所述的产生有理数倍频的方法，其中该些输入讯号的相位差各为一预设相位差，以及该些除频讯号相位差为该预设相位差。
12.根据权利要求10所述的产生有理数倍频的方法，其中该些输入讯号的相位差各为一预设相位差，以及依照该预设相位差产生具有一第一责任周期的该第一脉冲周期讯号。
13.根据权利要求10所述的产生有理数倍频的方法，其中该些输入讯号的相位差各为一预设相位差，以及依照该预设相位差产生具有一第二责任周期的该第二脉冲周期讯号。
全文摘要
本发明是有关于一种有理数倍频电路与产生有理数倍频的方法，此电路接收相同频率不同相位多数个输入讯号，并输出至少一倍频讯号，有理数倍频电路包括除频器组，用以接收输入讯号，将其除频后输出相同频率不同相位的除频讯号。第一相位合成器组以及第二相位合成器组分别接收除频讯号以及输入讯号，分别将其合成为第一脉冲周期讯号以及第二脉冲周期讯号。加法器接收第一脉冲周期讯号以及第二脉冲周期讯号，依照欲产生的频率倍数，取得讯号将讯号合成倍频讯号。
文档编号H03L7/16GK1881798SQ20051007722
公开日2006年12月20日 申请日期2005年6月16日 优先权日2005年6月16日
发明者周文华, 陈玉国, 郭国仁 申请人:旺玖科技股份有限公司