专利名称：预置值流水线结构相位累加器的制作方法
技术领域：
本发明属于集成电路相位累加器设计技术领域，特别涉及一种应用于跳频通信的直接数字频率合成器的低功耗高速相位累加器设计。
背景技术：
直接数字频率合成器生成的正(余)弦信号具有频率跳变快、亚赫兹频率分辨率、高带宽、频率切换相位连续和低相位噪声等优点。这些优点使直接数字频率合成器非常适合应用于跳频通信系统。在实际应用中为了提高直接数字频率合成器的频率分辨率，通常需要32比特以上位宽的相位累加器。同时，提高系统的输出频率范围又要求相位累加器能工作于较高的时钟速度。由于在相位累加器中存在长进位链，较大位宽的相位累加器不可能在一个较短的时钟周期内完成一次累加运算。因此大量采用流水线、并行运算等结构的相位累加器被用来提高大位宽相位累加器的工作速度。
基于流水线结构的相位累加器可以有效提高工作速度。对于N比特宽度的流水线结构相位累加器，通常由m个长度为N0比特的累加器子模块和由D触发器组成的延时模块组成，其中N＝m*N0，其结构图如图1所示。为了减少每个时钟周期进位链的延时时间，m块N0位累加器同时工作，各级累加器的输入由本级的D触发器组成的延时单元对输入频率控制字延时后得到，各级相位累加器子模块的进位输出送入D触发器进行锁存，在下一时钟周期作为下一级流水线的子累加器进位输入。这样，一个长进位链被分成m个短进位链，相位累加器工作速度也被提高约m倍。为了保证相位累加器的各级输入正确，需使用D触发器(DFF)作为延时模块，为流水线中的各级子累加模块送入正确时序的输入。延时电路中所用的D触发器的数目为L×(m2+m)/2。L为流水线中子相位累加器长度，m为相位累加器的流水线级数。假设相位累加器的宽度为32比特，L＝8，m＝4，总共需要的D触发器的数目为80。在更多级数的流水线累加器中，所需的D触发器的数量更多。大量的D触发器会大幅度增加电路的功耗，不利于直接数字频率合成器的低功耗设计。同时，在累加器输入变化的情况下，输出相位变化都要滞后一定的时钟周期数，具体滞后时间与所使用的流水线级数相同。输出相位的延时会增加直接数字频率合成器的频率切换时间，影响跳频通信的最高跳频速率。
发明内容
本发明的目的是为了克服传统结构流水线相位累加器的缺点，根据跳频通信的特点提出一种预置值流水线结构相位累加器，可消除大量D触发器，并降低输出相位延时，降低功耗，提高频率切换速度。
本发明的预置值流水线结构相位累加器，其特征在于，由N-1个预置值相位累加器、N-1个D触发器、一个N0比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；其连接关系为所述第一级累加器和N-1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N-1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，所述的N-2个D触发器分别连接在相邻的两个预置值相位累加器的进位输入端和进位输出端之间，最后一个D触发器相连在第一级累加器进位输入端和与其相邻的第二级预置值相位累加器进位输出端之间；所述K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连，该K比特D触发器单元的输出端与第一级累加器的累加和输出端相连构成本装置的输出端。
本发明所采用的技术方案的原理为对于一个M比特长度，N0+K比特输出相位长度的预置流水线结构相位累加器，由M位D触发器锁存频率控制字的输入，保证在没有频率控制字变化时，相位累加器工作正常；在输入频率控制字变化时，由预置值模块产生各级预置值相位累加器的累加和与进位信息；相位累加寄存器和进位锁存器的输入由多路选择器控制；无频率控制字变化时选择各级加法器的和与进位值作为相位累加和寄存器和进位锁存器的输入，频率控制字变化时选择各级预置值模块产生的累加和与进位值作为相位累加和寄存器和进位锁存器的输入。
采用本发明结构，对于一N级预置值流水线结构相位累加器，各级长度分配的基本原则是在速度要求较高，或N0值小于15比特时，第一级流水线长度设为N0比特，其它各级平均分配剩余的长度；在速度要求不太高，或N0值大于15比特时，可在第二级预置值相位累加器中分配K比特累加和作为所述的预置值流水线结构相位累加器的输出，并使N0-K＞K。
本发明的有益效果是在频率控制字变化时，引入一个小于输出相位1LSB的常数相位误差，由预置值模块近似实现各级累加和寄存器和进位锁存器的置值，消除延时电路所需的大量D触发器单元，有效地降低功耗，并提高频率变换速度。
图1是传统的流水线结构相位累加器实现结构图；图2是本发明的预置值流水线结构相位累加器实施例结构图；图3是本发明预置值模块实施例结构图。
具体实施例方式
下面结合附图对本发明进一步说明。
本发明的预置值流水线结构相位累加器的一种实施例结构如图2所示，包括三个预置值相位累加器230、232、234、第一级N0比特累加器250和K+N0+3比特长度的D触发器(K比特D触发器单元KDFFs)。图中，M位频率控制字220连接到相位累加输入端，分成N0、N1、N2和N3四个长度的比特位，分别连接到第一级累加器250、第二级预置值累加器234、第三级预置值累加器232和第四级预置值累加器230的输入端；频率控制字变化控制信号222连接到三个预置值累加器的控制信号输入端，第二级预置值累加器234、第三级预置值累加器232和第四级预置值累加器230的进位输出端连接到D触发器244、242和240的输入端，D触发器240、242和244的输出分别连接到第三级预置值累加器、第四级预置值累加器和累加器的进位输入端；第二级预置值累加器234累加和的前K比特连接到K比特D触发器单元的输入端，K比特D触发器单元的输出和第一级累加器250的累加和输出一起构成N0+K比特的截断累加相位和输出252。
本实施例的工作原理如下设流水线各级的进位为cini，各级在输入频率发生变化时的初始相位分量为Δφio，频率切换后的各级流水线的频率控制字分量为Δφsi。当频率控制字变化到达最后一级流水线累加器时，流水线结构相位累加器的各级进位输出、累加和与累加进位值可由式(1)表示。
cini=f1(Δφi0,Δφsi,cini+1)Σcini=f2(Δφi0,Δφsi,cini+1)Δφi=Δφi0+i*Δφsi+Σcini+1---(1)]]>本实施例的长度为M比特，拟采用4级流水线结构。设四级累加器长度分别为N0、N1、N2、N3。此时各级累加相位输出和及其进位分别为式(2)和式(3)所示Δφout=Δφ0+Σcin1Δφ1=Δφ10+Δφs1+Σcin2Δφ2=Δφ20+2*Δφs2+Σcin3Δφ3=Δφ30+3*Δφs3---(2)]]>cin1=f1(Δφ10,Δφs1,Σcin2)cin2=f1(Δφ20,Δφs2,Σcin3)cin3=f1(Δφ30,Δφs3)---(3)]]>考察相位累加器的截断输出可以发现，除最高一级流水线的输出相位外，其余各级流水线的初始相位对截断相位的贡献和小于1LSB。令第二级预置值累加器234、第三级预置值累加器232和第四级预置值累加器230级初始相位为零，此时可以将各级累加相位和进位近似为式(4)和式(5)。
Δφout=Δφ0Δφ1=Δφs1Δφ2=2*Δφs2+Δφs3[N3-1]Δφ3=3*Δφs3=2*Δφs3+Δφs3---(4)]]>cin1=f1(Δφs1)cin2=f1(Δφs2,Δφs3[N3-1])cin3=f1(Δφs3)---(5)]]>上述两式在结构上很简单，只需要一个N3比特长度加法器和一些逻辑电路就可以实现式4、5运算。
当频率控制字222变化时，可由实现(4)、(5)两式运算的电路构成的第二级预置值累加器234、第三级预置值累加器132和第四级预置值累加器230中的预置值模块对流水线累加器的各级累加和寄存器及进位锁存器进行置值，模拟延时电路的功能，消除延时D触发器单元。同时，所有置值电路在一个时钟周期内完所有预置运算，不带来输出相位周期延时。
当K不等于零时，cin1和Δφ1进行求值可由式(6)完成。其中φm为Δφ10的部分MSBs，或是等于Δφ10，且m＜K＜N1。
cin1=f1(Δφs1,φm)Δφ1=Δφs1+φm---(6)]]>本发明中的预置值相位累加器的一种实施例结构如图3所示，包括累加和寄存器350、预置值模块332、输入寄存器330、加法器单元334、多路选择器a和多路选择器b。图中，预置值相位累加器300的频率控制字322输入连接到输入寄存器330的输入端，频率控制字322输入同时连接到预置值模块332的输入端；输入寄存器330的输出端连接到加法器单元334的一个输入端，累加和寄存器350的输出端连接到加法器单元334的另一个输入端；预置值模块332的进位输出端和加法器单元334的进位输出端分别连接到多路选择器a 340的两路数据输入端，频率控制字变化控制信号320连接到多路选择器a 340的控制信号输入端；预置值模块332的累加和输出端和加法器单元334的累加和输出端分别连接到多路选择器b 342的两路数据输入端，频率控制字变化控制信号320连接到多路选择器b 340的控制信号输入端；多路选择器a 340的输出端356连接到预置值累加器的进位输出端；多路选择器b 342的输出端连接到累加和寄存器350的输入端，累加和寄存器350的输出端352连接到预置值累加器的累加和输出端；进位累加324连接到预置值模块332的进位累加输入端，预置值模块的累加进位输出端358连接到预置值累加器的累加进位输出端。
本实施例的工作原理为当频率控制字220变化时，频率控制字变化控制信号320控制多路选择器a 340和多路选择器b 342，选择预置值模块324生成的进位与累加和信号作为预置值累加器的输出，各级预置值累加器300中的预置值模块实现式4、5、6的运算，保证在频率控制字220变化时各级预置值累加器信号时序正确；输入寄存器330、加法器单元334和累加和寄存器350一起构成一个Ni比特长度的累加器，对输入寄存器330中所存的数值进行累加，所得到的进位与累加和信号作为无频率控制字220变化时预置值累加器300的输出；预置值模块的累加进位输出作为上一级预置值累加器中预置值模块的累加进位输入。
本发明中的各元器件的具体实施例分别说明如下1、所述的预置值流水线结构相位累加器中的第一级累加器为传统结构单级累加器；2、所述的预置值流水线结构相位累加器中的D触发器可采用传统结构实现；3、所述的预置值累加器中的加法器单元采用串行进位等传统结构加法器；4、所述的预置值累加器中预置值模块中的算术运算单元均为传统结构算术运算单元；5、所述的预置值流水线结构相位累加中所使用的逻辑运算单元采用传统结构逻辑门。
6、所述的预置值累加器中的多路选择器可采用采用传统结构逻辑门。
7、所述的预置值累加器中的累加和寄存器可采用采用传统结构寄存器。
权利要求
1.一种预置值流水线结构相位累加器，其特征在于，由N-1个预置值相位累加器、N-1个D触发器、一个NO比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；其连接关系为所述第一级累加器和N-1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N-1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，所述的N-2个D触发器分别连接在相邻的两个预置值相位累加器的进位输入端和进位输出端之间，最后一个D触发器相连在第一级累加器进位输入端和与其相邻的第二级预置值相位累加器进位输出端之间；所述K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连，该K比特D触发器单元的输出端与第一级累加器的累加和输出端相连构成本装置的输出端。
2.根据权利要求1所述的预置值流水线结构相位累加器，其特征在于，所述预置值相位累加器包括累加和寄存器、预置值模块、输入寄存器、加法器单元、多路选择器a和多路选择器b；其连接关系为频率控制字输入连接到输入寄存器的输入端，频率控制字输入同时连接到预置值模块的输入端；输入寄存器的输出端连接到加法器单元的一个输入端，累加和寄存器的输出端连接到加法器单元的另一个输入端；预置值模块的进位输出端和加法器单元的进位输出端分别连接到多路选择器a的两路数据输入端，频率控制字变化控制信号连接到多路选择器a的控制信号输入端；预置值模块的累加和输出端和加法器单元的累加和输出端分别连接到多路选择器b的两路数据输入端，频率控制字变化控制信号连接到多路选择器b的控制信号输入端；多路选择器a的输出端连接到预置值累加器的进位输出端；多路选择器b的输出端连接到累加和寄存器的输入端，累加和寄存器的输出端连接到预置值累加器的累加和输出端；进位累加连接到预置值模块的进位累加输入端，预置值模块的累加进位输出端连接到预置值累加器的累加进位输出端。
全文摘要
本发明涉及一种预置值流水线结构相位累加器，属于集成电路相位累加器设计技术领域。该累加器由N－1个预置值相位累加器、N－1个D触发器、一个NO比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；第一级累加器和N－1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N－1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，N－1个D触发器分别连接在相邻的两个累加器的进位输入端和进位输出端之间，K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连。本发明可消除大量D触发器，并降低输出相位延时，降低功耗，提高频率切换速度。
文档编号H03L7/08GK1770635SQ20051011669
公开日2006年5月10日 申请日期2005年10月28日 优先权日2005年10月28日
发明者陈军, 杨华中, 罗嵘 申请人:清华大学