专利名称：分频器的制作方法
技术领域：
本发明涉及分频器。
在现代通信设备中广泛地使用分频器，用于将具有频率的时钟信号进行分频，并且获得频率比该时钟信号的频率低的另一个信号。通常，使用触发器或者锁存电路来实现分频器。因为时钟信号是二进制信号，即，具有高值电平和低电平，因此相对更容易实现为2的幂的分频因子。
在现代通信电路中，经常使用差分信号，作为直接的结果是需要适合于差分信号的分频器。US-A-6,166,571介绍了一种用于产生频率为输入时钟信号频率一半的输出信号的分频器电路，其包括两个相同的电路部分，各自产生输出信号和其反码(complement)。电路部分彼此连接，从而一个电路部分的输出信号用作到另一个电路部分的输入信号。每个电路部分包括负载晶体管和开关晶体管，该负载晶体管由时钟信号和时钟信号反码之一来控制，该开关晶体管由时钟信号和时钟信号反码中的另一个来控制。该电路对于每个电路部分展现出减少的RC时间常数以及输出信号和它们各自的反码之间的增加的输出信号摆幅。观察到该分频器包括都由该时钟信号提供时钟的两个相等的部分。频率越高，消耗的功率越多。
因此，需要具有差分的分频器，其可在相对高的频率下操作并且消耗相对低的功率。
在独立权利要求中限定了本发明。从属权利要求限定了有益的实施例。
因为第二锁存器不再连接到时钟信号，因此减少了消耗的总功率。
第二锁存器可以包括晶体管的差分对，该差分对包括第一对晶体管和第二对晶体管，该第一对晶体管包括连接到第二晶体管的第一晶体管，该第二对晶体管包括连接到第四晶体管的第三晶体管。每个晶体管具有漏极、源极和栅极。这里应当指出本发明不限于MOS晶体管实施方式，并且在双极型实施方式中每个晶体管具有分别对应于漏极、源极和栅极的集电极、发射极和基极。第一晶体管的漏极和第三晶体管的漏极分别连接到第二晶体管的源极和第四晶体管的源极。第二晶体管和第四晶体管的栅极接收第一锁存器产生的信号。第一晶体管和第三晶体管的栅极连接到控制信号，用于确定第二锁存器的低通特性。
注意到该锁存器电路表现为低通滤波器和放大器。控制信号分别确定第一对晶体管和第二对晶体管的漏极和源极中的电流，其反过来确定它们的放大器和低通特性。或者，如果不需要控制，则第二晶体管和第四晶体管可以直接连接到地。
控制信号可以是DC信号，例如电压或电流，但是它也可以是与输送到第一锁存器的时钟信号互补的时钟信号。
当该控制信号是DC信号时，第一锁存器表现为混频器电路。第一锁存器接收具有频率fin的输入信号，而第二锁存器用作非线性反馈回路。第一锁存器将输入信号和第二锁存器反馈的信号相结合，第二锁存器产生的信号的输出频率为输入信号的次谐波。如果在该反馈回路内存在频率乘法元件，则分频器可以进行2、4、6...等等分频。混频器的非线性表现为频率乘法元件，并且当模拟验证时，这种新的拓扑能够在与控制信号是施加到第一锁存器的时钟信号的反相信号时的情况相同的功耗下进行2、4和6分频。这里还指出如果修改反馈回路的非线性，则也可以用如3、5、7的因子进行分频。这种分频器的有价值的特性是其能够在不增加功耗的情况下达到更高的频率。这种特性使得该分频器可以达到标准的基于D-FF的分频器所不能实现的频率。
在该分频器中，每个锁存器包括分别连接在所述第二晶体管和所述第四晶体管的漏极之间以及连接在第五晶体管的漏极和第六晶体管的漏极之间的负电阻。为了得到这些电路的锁存特性并且为了具有这些锁存器中的必要增益，负电阻是必要的。通常，利用一对交叉连接的晶体管来获得该负电阻。
通过参照附图对本发明的示例性实施例进行以下说明，本发明的上述和其它特征和优点将变得显而易见，其中
图1示出根据本发明的分频器的方框示意图；图2a示出根据本发明的第二锁存器电路的实施例；图2b示出根据本发明的第二锁存器电路的另一实施例；以及图3a和3b示出本发明的操作原理。
图1示出根据本发明的分频器的方框示意图。该分频器包括第一锁存器10和第二锁存器20，第二锁存器20交叉连接到第一锁存器。第一锁存器10包括用于接收时钟信号的时钟输入端，第二锁存器20包括配置为低通滤波器的锁存器电路。第一锁存器10包括第一输入端I1和第一互补输入端I2，以及第一输出端O1和第一互补输出端O2。
第二锁存器20包括第二输入端I3和第二互补输入端I4，以及第二输出端O3和第二互补输出端O4。第一锁存器10的输出端连接到第二锁存器20的对应输入端，即，O1到I3和O2到I4。第二锁存器20的输出端连接到第一锁存器10的互补输入端，即，O3到I2和O4到I1，即，第一锁存器10和第二锁存器交叉连接。第一锁存器10接收差分时钟信号Ck，Ck，并且一对控制信号C1和C2控制第二锁存器20。在第二输出端O3且在第二互补输出端O4，获得频率为时钟信号频率的分数的信号。
优选地，如图2a所示的第二锁存器20包括晶体管M1，M3；M2，M4的差分对，其包括第一对晶体管，该第一对晶体管包括连接到第二晶体管M3的第一晶体管M1。第二对晶体管包括连接到第四晶体管M4的第三晶体管M2，每个晶体管具有漏极、源极和栅极。这里应该指出本发明不限于MOS晶体管实施方式，并且在双极型实施方式中每个晶体管具有分别对应于漏极、源极和栅极的集电极、发射极和基极。第一晶体管M1的漏极和第三晶体管M2的漏极分别连接到第二晶体管M3的源极和第四晶体管M4的源极。第二晶体管M3和第四晶体管M4的栅极接收第一锁存器10产生的信号。第一晶体管M1和第三晶体管M2的栅极连接到控制信号C1、C2，用于确定第二锁存器的低通特性。在图2a中，具有和图1中同样意义的项目用相同的标记，即，字母和图形来表示。
注意到该锁存器电路起到低通滤波器和放大器的作用。控制信号C1和C2分别确定第一对晶体管M1、M3和第二对晶体管M2、M4的漏极和源极中的电流，其反过来确定它们的放大器和低通特性。或者，如果不需要控制，则第二晶体管和第四晶体管可以如图2b所示直接连接到地。在图2b中，第二锁存器20包括晶体管M1’、M2’的差分对，其包括第五晶体管M1’和第六晶体管M2’。第五晶体管M1’的漏极和第六晶体管M2’的漏极经由各自的电阻器R连接到电源电压Vs。第五晶体管M1’的源极和第六晶体管M2’的源极连接到公共的电位，例如地。第五晶体管M1’和第六晶体管M2’的栅极接收第一锁存器10产生的信号。在图2b中，具有和图2a中同样意义的项目用相同的标记，即，字母和图形来表示。控制信号C1、C2可以是DC信号，例如电压或电流。
此外，C1和C2可以基本上彼此相等。控制信号可以是与输送到第一锁存器的时钟信号互补的时钟信号。
当该控制信号是DC信号时，第一锁存器起到混频器电路的作用。第一锁存器10接收具有频率fin的输入信号，而第二锁存器用作非线性反馈回路。第一锁存器10将输入信号和第二锁存器20反馈的信号相结合，第二锁存器20产生的信号的输出频率为输入信号的次谐波。如果在该反馈回路内存在频率乘法元件，则分频器可以进行2、4、6...等等分频。这里还指出如果修改反馈回路的非线性，则也可以用如3、5、7的因子进行分频。
利用图3a和3b所示的示意图可以更容易说明分频器的特性。如图3a所示，输出信号fout被反馈到混频器MIX的输入端。低通滤波器滤掉了来自混频器的高频产物。如果在回路中存在足够的增益并且总的相移是2π的倍数，则可以满足以下等式fin-fout＝fout→fin＝2fout(1)如果在回路中存在频率乘法元件，则甚至可以进行大于2的分频，fin-(N-1)fout＝fout→fin＝Nfout(2)这种分频思想的最大输入频率通常由回路截止频率fmax确定，该回路截止频率fmax受到混频器和放大器两者的限制。理论上说，可以在输入频率2fmax/3和2fmax之间进行分频。在低于2fmax/3的输入频率下，乘积fin*fout落入低通滤波器的通带。因此，再生(regenerative)分频器在理论上具有最小的工作频率。可以示出确定理论带宽(2fmax/3-2fmax)的其中一个因素是低通滤波器的阶数。如果将低通滤波器选择为一阶滤波器，则不能实现分频。对于三阶或更高阶滤波器来说，理论上最大可能的带宽(2fmax/3-2fmax)假设变得可以接受。当没有输入信号时不能获得输出信号。仅仅当存在输入信号时才产生输出信号。混频器的非线性表现为频率乘法元件，并且当模拟验证时，这种新的拓扑能够在与控制信号是施加到第一锁存器的时钟信号的反相信号时的情况相同的功耗下进行2、4和6分频。这种分频器的一个值得提及的特性是其能够在不增加功耗的情况下达到更高的频率。这种特性使得该分频器可以达到标准的基于D-FF的分频器所不能实现的频率。
在该分频器中，每个锁存器包括分别连接在所述第二晶体管和所述第四晶体管的漏极之间以及连接在第五晶体管的漏极和第六晶体管的漏极之间的负电阻。为了得到这些电路的锁存特性并且为了具有这些锁存器中的必要增益，负电阻是必要的。通常，利用一对交叉连接的晶体管来获得该负电阻，所述晶体管对在图2a和2b中被介绍为晶体管对M5、M6。
注意本发明的保护范围不限于这里介绍的实施例。本发明的保护范围也不受权利要求中的参考标记的限制。词语“包括”并不排除权利要求中提及的那些部件之外的其它部件。元件之前的用语“一个”并不排除多个这种元件的存在。形成本发明部件的装置既可以以专用硬件的形式来实施，或者也可以以编程用途处理器来实施。本发明在于每一个新的特征或者特征的组合。
权利要求
1.一种分频器，包括第一锁存器(10)，包括用于接收时钟信号的时钟输入端，以及第二锁存器(20)，包括配置为低通滤波器的锁存器电路，该第二锁存器(20)交叉连接到该第一锁存器。
2.如权利要求1所述的分频器，其中该第二锁存器包括晶体管(M1，M3；M2，M4)的差分对，其包括第一对晶体管，包括连接到第二晶体管(M3)的第一晶体管(M1)，第二对晶体管，包括连接到第四晶体管(M4)的第三晶体管(M2)，每个晶体管具有漏极、源极和栅极，该第一晶体管(M1)的漏极和该第三晶体管(M2)的漏极分别连接到该第二晶体管(M3)的源极和该第四晶体管(M4)的源极，该第二晶体管(M3)和该第四晶体管(M4)的栅极接收该第一锁存器(10)产生的信号，该第一晶体管(M1)和该第三晶体管(M2)的栅极连接到控制信号(C1、C2)，用于确定该第二锁存器的低通特性。
3.如权利要求1所述的分频器，其中该第二锁存器包括晶体管(M1’，M2’)的差分对，其包括第五晶体管(M1’)和第六晶体管(M2’)，每个晶体管具有漏极、源极和栅极，该第五晶体管(M1’)的漏极和该第六晶体管(M2’)的漏极经由各自的电阻器连接到电源电压(Vs)，该第五晶体管(M1’)的源极和该第六晶体管(M2’)的源极连接到公共的电位，该第五晶体管(M1’)和第六晶体管(M2’)的栅极接收该第一锁存器(10)产生的信号。
4.如权利要求2所述的分频器，其中该控制信号(C1、C2)是DC信号。
5.如权利要求2所述的分频器，其中该控制信号(C1、C2)是与输送到该第一锁存器(10)的时钟信号互补的时钟信号。
6.如权利要求5所述的分频器，其中该第一锁存器(10)与该第二锁存器(20)基本相同。
7.如前述权利要求2-6中任意一项所述的分频器，其中每个锁存器包括分别连接在所述第二晶体管(M3)和所述第四晶体管(M4)的漏极之间以及连接在该第五晶体管(M1’)的漏极和该第六晶体管(M6’)的漏极之间的负电阻。
全文摘要
本发明涉及一种分频器，其包括第一锁存器(10)和第二锁存器(20)，该第二锁存器(20)交叉连接到第一锁存器。第一锁存器(10)包括用于接收时钟信号的时钟输入端，并且该第二锁存器(20)包括配置为低通滤波器的锁存器电路。
文档编号H03K3/356GK1930780SQ200580007593
公开日2007年3月14日 申请日期2005年3月4日 优先权日2004年3月11日
发明者多米尼克斯·M.·W.·莱纳厄茨, 布拉姆·瑙塔, 穆斯塔法·阿卡尔 申请人:皇家飞利浦电子股份有限公司