专利名称：减少能量消耗的总线仲裁控制器的制作方法
技术领域：
本发明涉及用于减少能量消耗的非高阻抗设备和方法。
背景技术：
存在着对于减少静态设备、尤其是移动设备的功耗的需要。移动 设备可以包括例如个人数据装置、蜂窝电话、无线电台、寻呼机、笔 记本电脑等。移动设备的功耗非常关键，因为它们通常被假定能够在 再次充电之前相对长时间地进行工作。
典型的设备具有多个电路，诸如处理器、控制器、存储单元、外 围设备等。典型地，许多电路通过中央总线彼此互连。
当多个电路连接到相同总线时，根据媒体访问控制方案，每一电 路都可以访问总线。允许访问总线的设备可以写入通过总线传播的特
定电路写值(writing value)。
需要确保电路写值沿着总线正确地传播且不受到其他电路的输出 的影响。为了满足该需要，开发出了各种技术。这些技术包括"返回 零"以及"返回一"策略，其迫使电路在其终结其写会话时提供零或 一的值。
已知总线状态的频繁变化会消耗能量。总线状态的每次变化都需 要写电路对各种总线电容进行充电(或放电)。返回零和返回一策略 都涉及到多次总线变化。
高阻抗结构在空闲时期允许电路进入高阻抗状态，而不影响总线
状态。高阻抗设备具有各种缺点，诸如较大的硅轨迹(silicon footprint)、 测试问题、中继器插入的引入难点等。某些缺点在Cheung等人的美国 专利申请2002/0166074中进行了说明。
需要提供一种有效的方式来降低集成电路的能量消耗。
发明内容
一种用于减少非高阻抗设备的能量消耗的方法和装置，如权利要 求中所述。
通过下面的详细描述并结合附图，将更全面地理解和认识本发明， 在附图中
图1是根据本发明实施例的设备的示意图2是根据本发明实施例的设备的示意图3是根据本发明另一实施例的设备的示意图4是根据本发明实施例的示例写操作的时序图；以及
图5是根据本发明实施例的用于减少能量消耗的方法的流程图。
具体实施例方式
下面的描述指的是非高阻抗设备，其不允许高阻抗状态。因此， 连接到总线的元件必须提供有效值并且不允许通过提供高阻抗输出来 虚拟地断开与总线的连接。便利地，特定位的有效值可以是高或低， 但这并非必需。
通过限制总线状态的变化的数量，可以降低能量消耗，而且，在 某些情况下，可以急剧降低能量消耗。能量减少的量通常响应于各种 参数、设备结构以及在设备总线上传送数据的频率。
图1图示说明了根据本发明实施例的设备10"。图2图示说明了
根据本发明实施例的设备10。图3图示说明了根据本发明实施例的设
备10，。
设备IO"包括多个电路，诸如电路30"和50"，每一电路都具有 电路控制逻辑。电路30"和50"通过总线130和150连接到第一逻辑 100"。第一逻辑IOO"通过第一总线120连接到第一电路20。30"和50" 中的每个电路都具有相应的电路访问逻辑31"和51"，其适合于向第一 逻辑IOO"提供电路写值。在电路写时期期间以及电路写时期之后的空 闲时期期间，提供电路写值。当允许另一电路写时，该空闲时期结束。 电路30"和50"中的每个都在允许另一电路写时提供缺省值。
第一逻辑IOO"适合于响应于两个连续电路写值之间的变化而改 变第一总线120的状态。注意，电路访问逻辑31"和51"中的每个都接 收全局信号，其指示另一电路是否正在向第一逻辑100"写。
注意，电路写值可以包括多个信号。
发明人在流水线环境中应用了公开的方法和设备，其中，每几个 时钟周期出现一次典型写操作。根据本发明的其他实施例，设备和方 法可以应用于包括零等待状态环境的其他环境中。
图2的设备10与图3的设备10'的不同之处在于具有不同的电路 缺省值(以"l"串代替"O"串)，并且具有的第一逻辑包括与(AND) 门而不是设备10'的或非(NOR)门。
设备10包括第一电路20和标为30和50的多个电路。典型地， 设备包括两个以上的电路30和50，但是为了解释方便，只显示了两个 电路30和50。便利地，第一电路20是处理器，其可以是数字信号处 理器、通用处理器或其组合。便利地，多个电路30和50可以是存储 单元、外围设备、存储访问控制器等。
便利地，第一电路20控制多个电路30和50对其的访问。有多种 方式来控制该访问。例如，第一电路20可以使用基于地址的访问控制， 其中，为了便于解释，第一电路20发送可通过地址总线或图2中未示 出的其他总线进行访问的电路(30或50)的地址。注意，也可以使用 其他访问控制方案。
多个电路30和50通过电路访问单元31和51以及通过多个第二 总线130和150连接到第一逻辑100。第一逻辑IOO通过第一总线120 连接到第一电路20。
便利地，每个电路访问逻辑包括在相关联的电路中，但不是必需 这样。
当与电路访问逻辑相关联的电路被允许写时，每个电路访问逻辑 适合于向第一逻辑100提供电路写值。当另一电路被允许写时，每个 电路访问逻辑进一步适合于提供缺省值。
第一逻辑100适合于响应于两个连续电路写值之间的变化而改变 第一总线120的状态。
根据本发明实施例，电路访问逻辑31和51中的每一个都响应于 全局信号101,全局信号101表示多个电路30、 50中的至少一个电路 的写活动性。
全局信号101由第一逻辑100生成，第一逻辑100通过或(OR) 门102对每一电路写信号(33和53)施加或(OR)操作，其表示允许 特定电路向第一逻辑100写。
根据本发明实施例，每个电路所提供的缺省值是一 ("1")的串。
图2的第一逻辑100具有与(AND)门阵列，总的标为104，对第二总 线的每一位进行逻辑与操作，第二总线同与门104并行连接。因此， 第一总线的每一位上的值是所有第二总线的相应位的值的与操作的结 果。
注意，电路访问逻辑，诸如电路访问逻辑31、 31'、 31"、 51、 51' 和51"，是非高阻抗逻辑。它们不被允许进入高阻抗状态。每个电路访 问逻辑必须提供有效值，不管是电路写值还是缺省值。
通常，可以被视为高阻抗的阻抗是在几十万欧姆或更高范围内的。 注意，特定设备的高阻抗可以响应于连接到该设备的总线的阻抗以及 连接到该总线的其他设备的阻抗而定义。在高阻抗状态，设备可以被 视为虚拟地断幵与其他设备的连接。
根据本发明另一实施例，每个电路所提供的缺省值是零("0") 的串。图3的第一逻辑100'具有或非(NOR)门阵列，总的标为104'， 对第二总线的每一位进行逻辑或非操作，第二总线同或非门104'并行 连接。因此，第一总线的每一位上的值是所有第二总线的相应位的值 的或非操作的结果。
图2图示说明了电路访问逻辑31，其包括触发器32，触发器32 具有多个输入用来从云雾框36所表示的各种电路逻辑接收由电路30 写入的信息。触发器32具有设置控制输入，用于设置触发器32。如果 没有设置触发器，其提供由逻辑36提供的写值。这些写值从第一逻辑 100发送到第二总线130。
电路访问逻辑31进一步包括与门34，其接收全局信号101和反 转的电路写信号31作为输入。与门43的输出连接到触发器32的设置 控制输入，从而在允许另一电路(诸如50)时或在重置设备之后设置 触发器32 (输出"1"的串)。
电路50的电路访问逻辑51类似于电路访问逻辑31。其包括触发 器52和与门54，与门54接收全局信号101和反转的电路信号51。
参看图3，第一逻辑100'包括或非门104',每一电路访问逻辑31 和51都包括触发器32和52，其相应地被重置以提供缺省值零。
图4是根据本发明实施例的示例写操作的时序图。
为了解释的简便，下面的图涉及图2的设备10。
下面的符号表示以下信号CLK 501表示时钟信号，DATA一C30 530表示电路30的写值，DATA—C50 550表示电路50的写值， DATA—BUS—120 520表示第一总线120上的数据，WRITE—C30 33表 示电路30的电路写信号，WRITE—C50 53表示电路50的电路写信号， GS 101是全局信号。
顺序时钟周期标为CS1 ~ CSIO。
在CS1，设备10被重置，电路30和50提供缺省值，即"1"的串。
在CS2,电路30被允许写。相应地，在CS2的开始，声明(assert) WRITE—C30 33。还声明全局信号101。在CS2的中间，电路30向第 一逻辑写数据，如DATA—C30 530中的变化所示。假设该数据(也被 称为电路写值)包括第一串，具有标为V1的第一串值。
在CS2的结束处，电路30结束其写操作。因此，在CS2之后， 否定WRITE一C30 33和全局信号101，电路30继续输出第一串。第一 总线120上的数据没有变化。从CS2之后幵始且在电路50被允许写时
结束的时期在电路30看来是空闲时期。
在几个时钟周期之后，例如，在三个时钟周期之后，在CS6，电
路50被允许写。相应地，WRITE—C50 53被声明，全局信号101被声 明，DATA—C30 530等于"1"的串，而DATA—C50 550等于第二串， 该串具有第一值VI。因为第一和第二串具有相同的值VI，第一总线 120的状态没有变化。
在CS6的结束处，电路50结束其写操作。因此，在CS6之后， 否定WRITE一C50 53和全局信号101，电路50继续输出第二串，且第 一总线120上的数据没有变化。从CS6之后开始且在另一电路(或者 甚至就是电路50)被允许写时结束的时期在电路50看来是空闲时期。
在几个时钟周期之后，例如，在三个时钟周期之后，在CSIO，电 路30被允许写第三串，该串具有第三值V2。相应地，第一总线120 的状态发生变化。
注意，空闲时期可以被定义为没有任何一个设备被允许向第一逻 辑IOO写的时期。
图5是根据本发明实施例，用于改变第一总线的状态的方法300 的流程图。
方法300开始于步骤310，在电路写时期期间以及空闲时期期间， 允许非高阻抗电路向第一逻辑提供电路写值，其中的空闲时期在电路 写时期之后且在允许另一电路写时结束。非高阻抗电路不进入高阻抗 状态。
步骤310通常包括通过第二总线向第一逻辑实际提供电路写值。 便利地， 一旦允许电路访问第一逻辑，其声明电路写信号，表示电路
正在向第一逻辑写或者将要向第一逻辑写。
步骤310之后是步骤320，当允许另一电路访问第一逻辑时，允
许电路提供缺省值。
步骤320之后是步骤330，响应于两个连续电路写值之间的变化 而改变第一总线的状态。每个电路包括非高阻抗电路访问逻辑。注意， 步骤330可以与步骤310和320并行发生。
便利地，方法300包括生成(步骤340)全局信号，全局信号表 示多个电路中的至少一个电路的写活动性。根据本发明实施例，这个 全局信号响应于被可以访问第一逻辑的任意一个电路声明的电路写信 号。
便利地，方法300包括初步步骤(未示出)，第一电路控制对第 一逻辑的访问。
便利地，缺省值是"l"的串，方法300包括通过第一逻辑进行一 系列与操作，以便确定第一总线的状态。
便利地，缺省值是"O"的串，方法300包括通过第一逻辑进行一 系列或非操作，以便确定第一总线的状态。
便利地，步骤320包括设置或重置电路访问逻辑的电路。便利地， 该电路是触发器，适合于将从电路提供的数据旁通(bypass)到第一逻 辑。
注意，图1-3图示说明了包括中央第一逻辑的设备，中央第一逻 辑连接在多个第二总线与第一总线之间。注意，本发明适用于包括多 个第一逻辑的更复杂的结构，其中的多个第一逻辑的等级相同、或者
属于多个等级。
进一步注意，第一电路还可以包括电路访问逻辑，可以在例如访 问总线，尤其是另一电路控制对第一逻辑的访问时使用。在此情况下， 第一电路可以连接到类似于第一逻辑的另一逻辑，另一逻辑控制对其 他总线和设备的访问。
本领域普通技术人员将显然可以做出这里所述内容的变形、修改 和其他实现，而不背离本发明所要求保护的精神和范围。因此，本发 明并不由前面的说明性描述来限定，而是由所附权利要求的精神和范 围来限定。
权利要求
1.一种设备(10、10’、10”)，包括第一电路(20)、第一总线(120)、和多个电路(30、30’、30”、50、50’、50”)；其特征在于，包括第一逻辑(100、100’、100”)，其耦合到第一总线(120)，并且耦合到与多个电路(30、30’、30”、50、50’、50”)相关联的多个非高阻抗电路访问逻辑(31、31’、31”、51、51’、51”)；其中，每一电路访问逻辑(31、31’、31”、51、51’、51”)适于(i)在电路写时期期间和空闲时期期间，向第一逻辑(100、100’、100”)提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑(100、100’、100”)适于响应于两个连续电路写值之间的变化而改变第一总线(120)的状态。
2. 根据权利要求l的设备(10、 10'、 10")，其中所述电路访问 逻辑(31、 31，、 31"、 51、 51，、 51")响应于全局信号(101),全局 信号(101)表示多个电路(30、 30，、 30"、 50、 50'、 50")中的至少 一个电路的写活动性。
3. 根据权利要求l的设备(10、 10'、 10")，其中所述第一电路 (20)适于控制多个电路(30、 30，、 30"、 50、 50，、 50")对第一逻辑(100、 100，、 100")的访问。
4. 根据权利要求1的设备(10)，其中所述缺省值是"1"的串， 并且其中所述第一逻辑(100)包括耦合到第一总线(120)的多个与 门(104)。
5. 根据权利要求1的设备(10)，其中所述缺省值是"1"的串， 并且其中所述电路访问逻辑(31、 51)包括在电路缺省时期期间被设 置的逻辑电路(32、 52)。
6. 根据权利要求1的设备(IO')，其中所述缺省值是"0"的串， 并且其中所述第一逻辑(IOO')包括耦合到第一总线(120)的多个或 非门(104，)。
7. 根据权利要求1的设备(IO')，其中所述缺省值是"0"的串， 并且其中所述电路访问逻辑(31'、 51')包括被重置以提供缺省值的逻 辑电路(32，、 52，)。
8. 根据权利要求1的设备(IO、 10')，其中每一电路访问逻辑(31、 31，、 51、 51，)包括具有两个输入和一个输出的第一与门(34、 34，、 54、 54')，并且其中所述第一与门(34、 54)当全局信号(101)指示 另一电路正在写和/或特定电路没有写时发送控制信号。
9. 根据权利要求l的设备(10、 10'),其中每一电路(30、 30'、 50、 50')适于生成电路写信号(33、 33'、 53、 53'),该电路写信号(33、 33'、 53、 53')表示电路执行的写序列。
10. 根据权利要求1的设备(10、 10'),其中电路访问逻辑(31、 31，、 51、 51，)包括触发器(32、 52)，其具有多个输入，用于接收要由电路(30、 30'、 50、 50，)写入的信息，还具有控制输入，用于有选择地迫使触发 器(32、 32，、 52、 52，)输出缺省值或输出电路写值；至少一个逻辑门(34、 34，、 54、 54，)，耦合到触发器的控制输入， 适于接收有关电路的写状态的指示(33、 53)以及其他电路的写状态 的指示(101)，并且作为响应，确定发送到控制输入的控制信号。
11. 一种用于改变第一总线的状态的方法(300)，该方法包括允 许(320)电路当另一电路被允许访问第一逻辑时提供缺省值； 其特征在于，包括在电路写时期期间和空闲时期期间，允许(310) 非高阻抗电路向第一逻辑提供电路写值，其中的空闲时期在电路写时 期之后且当允许另一电路写时结束；以及响应于两个连续电路写值之间的变化而改变(330)第一总线的状 态；其中，每一电路包括非三态电路访问逻辑。
12. 根据权利要求ll的方法(300)，进一步包括生成(340)全 局信号，该全局信号表示多个电路中的至少一个电路的写活动性。
13. 根据权利要求11的方法(300)，进一步包括由第一电路控 制对第一逻辑的访问。
14. 根据权利要求11的方法(300)，其中所述缺省值是"1"的 串，并且其中所述方法(300)包括进行一系列与操作，以便确定第一 总线的状态。
15. 根据权利要求11的方法(300)，其中所述缺省值是"0"的 串，并且其中所述方法(300)包括进行一系列或非操作，以便确定第 一总线的状态。
16. 根据权利要求11的方法(300)，其中所述的允许电路提供 缺省值的步骤包括设置或重置电路访问逻辑的电路。
17. 根据权利要求16的方法(300)，其中所述电路是触发器， 其还适于将从电路提供的数据旁通到第一逻辑。
全文摘要
一种设备，包括第一总线，连接在第一逻辑和第一电路之间；第二总线的组，连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间；其中，每一电路访问逻辑适于(i)在电路写时期期间和空闲时期期间，向第一逻辑提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑适于响应于两个连续电路写值之间的变化而改变第一总线的状态。
文档编号H03K19/00GK101111829SQ200580047441
公开日2008年1月23日 申请日期2005年1月31日 优先权日2005年1月31日
发明者埃坦·兹莫拉, 康斯坦丁·戈丁, 摩西·安舍尔, 诺昂·西旺, 雅各布·埃弗拉特, 雅各布·拉比诺维奇, 齐夫·扎姆斯基 申请人:飞思卡尔半导体公司