专利名称：平均模拟/数字转换器的制作方法
技术领域：
本发明是关于集成电路设计，特别是关于实现共享电容网络的平均快闪模拟/数字转换器的方法。
背景技术：
模拟/数字转换器(Analog-to-Digital converter，ADC)可由许多不同工程解决方案来实现，并且是许多电子系统速度和效能的关键。目前为止，模拟/数字转换器可使用不同技术来实现，不同ADC种类具有不同复杂度和转换速度，ADC可以是∑-Δ模拟/数字转换器(sigma-delta ADC)和管线模拟/数字转换器(pipeline ADC)，其中一种最普遍和最快的ADC是快闪模拟/数字转换器(Flash ADC)，Flash ADC是使用比较器比较输入电压和每个可量化的电压，并可通过加密逻辑区块处理比较器的输出以提供输出数字字符的位数，快闪模拟/数字转换器可以是平均快闪模拟/数字转换器，关于第二级的比较，平均快闪模拟/数字转换器是使用比例式电容网络去平均比较器输出，快闪模拟/数字转换器具有许多优点，例如频宽大、固有延迟少和容易设计等优点，并且可以快速地模拟/数字转换，快闪模拟/数字转换器可以在一频率周期里完成模拟/数字转换。
然而，传统快闪模拟/数字转换器一般需要由许多大型元件组成，例如平均快闪模拟/数字转换器，导致平均快闪模拟/数字转换器所需面积过大，例如传统八位平均快闪模拟/数字转换器使用2N方法以检测比例式电容数量和N位ADC的第二级比较器数量。以八位ADC为例子，需要256个比例式电容和256个第二级比较器，因此需要相当大的面积，所需电子元件多以及电路所占面积大往往会造成电路消耗较多能量和高成本的问题，较多的比较器也会增加模拟信号的电容负荷，因此也限制输入信号的频宽。
因此有通过减少元件数量和电路所占面积来改善快闪模拟/数字转换器的需要。
发明内容
本发明实施例提供改进平均模拟/数字转换器(Analog-to-DigitalConverter，ADC)的方法和电路，通过将每个比较器组共享比例电容网络以减少第二级比较器的数量。
本发明提供的平均模拟/数字转换器包括一个或多个第一级比较器，根据比较电压输入和一组电压参考值，产生第一组(2k个)第一级比较器的数字输出以及第一组(2k个)第一级比较器模拟输出；开关网络，可选择第一级比较器的模拟输出作输出；比例电容网络，比例电容网络可被第一级比较器共享，用以接收第一级比较器的模拟输出并产生第二组(2l个)中间值模拟输出，判断电压输入预先决定电压电平，中间值模拟输出电压电平在两个预先决定参考电压值之间；预先决定数量(2l个)第二级比较器，输出预先决定数量(2l个)第二级比较器的数字输出；译码器子系统，用以接收第二级比较器的数字输出以译码出预先决定位(2l个位)的最低有效位(LSB)，其中超过两个第一级比较器共享比例电容网络。
根据所述的平均模拟/数字转换器，其中还包括第二译码器子系统，所述第二译码器子系统由所述2k个第一级比较器的数字输出以译码出K个位的最高有效位。
根据所述的平均模拟/数字转换器，其中所述开关网络还包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较器的数字输出，并产生控制信号；以及一个或多个开关，所述开关被所述控制信号控制以传送所述第一级比较器的模拟输出。
根据所述的平均模拟/数字转换器，其中所述电容网络具有第一输入端和第二输入端，2L个电容对耦合所述第一输入端和所述第二输入端于第一侧，并耦合所述中间值模拟输出于第二侧。
根据所述的平均模拟/数字转换器，其中每个所述2L个电容对在电容之间具有预先决定比例，以使所述中间值模拟输出可判别所述电压输入的预先决定电压电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出在两个预先决定参考电压值之间。
根据所述的平均模拟/数字转换器，其中所述译码器子系统还包括热译码器以产生预先决定温度计码以判别最低有效位。
本发明还提供一种平均模拟/数字转换器，其包括一个或多个第一级比较装置，根据比较电压输入和一组电压参考值，产生2k个第一级比较装置的数字输出以及2k个第一级比较装置的模拟输出；开关控制装置，以选择第一级比较器的模拟输出作输出；电压检测装置，所述电压检测装置可被多个所述第一级比较装置共享，用以接收第一级比较装置的模拟输出和产生2L个中间值模拟输出，以判断输入电压的预先决定电压电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出在两个预先决定参考电压值之间；2L个第二级比较装置，输出2L个第二级比较装置的数字输出；译码装置，接收所述第二级比较装置的数字输出以译码出L个位的最低有效位；以及第二译码装置，由所述2k个第一级比较装置数字输出以译码出K个位的最高有效位，其中所述电压检测装置被超过两个所述第一级比较装置共享。
根据所述的平均模拟/数字转换器，其中所述开关控制装置还包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较装置的数字输出，并产生控制信号；以及一个或多个开关，所述开关被所述控制信号控制以传送所述第一级比较装置的模拟输出。
根据所述的平均模拟/数字转换器，其中所述转换检测器为XOR运算子。
根据所述的平均模拟/数字转换器，其中电容网络具有第一输入端和一第二输入端，2L个电容对耦合所述第一输入端和所述第二输入端于第一侧，并耦合所述中间值模拟输出于第二侧。
根据所述的平均模拟/数字转换器，其中每个所述2L电容对在电容之间具有预先决定比例，以使所述中间值模拟输出可判别电压输入的预先电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出介于两预先电压参考值之间。
根据所述的平均模拟/数字转换器，其中所述译码装置还包括热译码器以产生预先决定温度计码以判别最低有效位。
本发明还提供一种平均模拟/数字转换器，其包括一个或多个第一级比较器，根据比较电压输入和一组电压参考值，产生第一组的第一级比较器的数字输出以及第一组的第一级比较器模拟输出；开关网络，可选择第一级比较器的模拟输出作输出，并包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较器的数字输出，并产生控制信号；一个或多个开关，所述开关被所述控制信号控制以选择传送所述第一级比较器的模拟输出；比例电容网络，所述比例电容网络可被所述第一级比较器共享，用以接收所述第一级比较器的模拟输出并传送到所述比例电容网络的两输入端，和产生预先决定数量中间值模拟输出，根据一个或多个所述中间值模拟输出电压电平，以判断所述输入电压的预先决定电压电平，所述中间值模拟输出电压电平在两个预先决定参考电压值之间；一个或多个第二级比较器，每个耦合到中间值模拟输出，以输出多个第二级比较器的数字输出；译码器子系统，用以接收所述第二级比较器的数字输出以译码出预先决定数量的最低有效位；以及第二译码器子系统，所述第二译码器子系统由所述第一级比较器的数字输出以译码出预先决定数量的最高有效位，其中超过两个所述第一级比较器共享所述比例电容网络。
根据所述的平均模拟/数字转换器，其中所述电容网络具有预先决定数量电容对耦合到所述两输出端，所述电容网络的电容对的两电容之间具有预先决定比例，以使所述中间值模拟输出根据预先决定数量的中间电压电平，以判断所述电压输入的预先决定电压电平，所述中间值模拟输出电压电平介于两预先决定电压参考值之间。
根据所述的平均模拟/数字转换器，其中所述译码器子系统还包括热译码器，用以产生预先决定温度计码以判别最低有效位。
与现有技术相比本发明可允许更多的比较器共享一个电容网络，减少了第二级比较器的数量，因此大幅减少电路所占的面积，也因此减少电流消耗量。
本发明的概念和方法以及附加元件和优点，可通过以下实施例的说明和相关图示更清楚了解。
通过以下图示说明将能更了解本发明，然而其并非用以限定本发明的范围
图1是显示根据本发明第一实施例所述的平均快闪ADC；图2是显示根据本发明第二实施例所述的平均快闪ADC；图3是显示平均N位快闪ADC与共享比例式电容网络。
其中，附图标记说明如下100、200、300～模拟/数字转换器102、202、302～第一级比较器104、204～电容网络106、206～输入线108、208～参考电压线110、210～转换检测器112～最高有效位和最低有效位的只读存储器译码器114、214、312～第二级比较器116～热译码器212～译码器子系统304～MSB译码器306～N位数字输出电路308～开关网络310～比例式电容网络314～LSB译码器A～模拟输出端D～数字输出D(0)、D(1)、D(2)和D(3)～输出具体实施方式
本发明详细叙述关于具有共享电容网络的平均模拟/数字转换器的多种方法和电路。
图1是显示根据本发明第一实施例所述的模拟/数字转换器(Analog-to-Digital Converter，ADC)100，其中图1只显示平均八位快闪式ADC的六分之一。64个第一级比较器102，四个为一群共十六群，与比例四的电容网络104耦接，ADC 100的每个第一级比较器102接收模拟输入信号Vin和参考电压Vref，模拟输入信号Vin经由连接所有64个第一级比较器102的输入线106提供电压，一个或是多个参考电压Vref通过参考梯形电阻(图中未显示)产生，经由参考电压线108提供给所有64个第一级比较器102，参考电压线108类似传统电压分压器。每个第一级比较器102比较模拟输入信号Vin和特定参考电压Vref，当模拟输入信号Vin比对应的参考电压Vref高时，在模拟输出端A产生高逻辑电平信号。当模拟输入信号Vin比比较器的参考电压Vref低时，比较器会产生低逻辑电平模拟信号。多个比较器也具有多个数字输出D以传送至多个转换检测器110，每个转换检测器110提供输出以控制所耦接的开关111，还控制译码器子系统，其中译码器子系统可包括最高有效位和最低有效位只读存储器译码器(MSB and LSBROM decorder)112。译码器子系统可以设计成不同类型。例如译码器子系统可包括热译码器116以与最低有效位只读存储器译码器(LSB ROMdecorder)操作，最高有效位译码器可与最低有效位只读存储器译码器分离，但有时也可能结合在一起。转换检测器和耦合开关通过储存最高和最低输出可以被视为开关网络。例如XOR运算子可用作转换检测器，每个转换检测器耦合两个比较器，如图1所示，一个比较器在转换检测器上方，另一个比较器在转换检测器下方，为了说明方便，在转换检测器上方的比较器称为上比较器，在转换检测器下方的比较器称为下比较器，在实务设计上，比较器和转换检测器位置是不相关。当转换检测器在输出端产生逻辑为“1”的信号时，下比较器的模拟输出传送到电容网络104的Low端，上比较器的模拟输出传送到电容网络104的Top端。
如图1所示，第一级比较器102的模拟输出分散耦合到比例四的电容网络104的电容，在这个实施例中，比例四的电容网络104包括七个电容，并且输出到四个第二级比较器114。关于比例四的电容网络104中的电容，假如图1中最下方电容的电容值为4C，则其它上方电容对的值的和也都为4C。例如耦合Low线的电容从下到上分别为3C、2C和1C，然而，耦合Top线的电容的次序相反分别为1C、2C和3C。因此可采用目前半导体工艺精确达到电容比例的要求。
经由共享比例四电容网络，每个第二级比较器从Top端至Low端接收电荷，总和由第二级比较器的输入端计算。例如如图1所示，在底部的第一对电容提供输出D(1)，根据下方和上方的电容比例3∶1，从下端提供3/4的信号，从上端提供1/4的信号。同理，关于第二对电容提供输出D(2)，根据下方和上方的电容比例2∶2，从下端提供2/4的信号，从上端提供2/4的信号。同理，关于输出D(3)，根据下方和上方的电容比例1∶3，从下端提供1/4的信号，从上端提供3/4的信号。
第二级比较器和共享电容网络还可将输入的电压与参考电压作比较以产生输出信号“finer”。为了清楚说明起见，假设输入信号超过1/4电压并且介于两个第一级比较器的两个参考电压之间，D(1)具有正电压传送到所耦合的第二级比较器以产生逻辑为高(high)或1的输出信号，同时D(2)和D(3)为负电压传送到所耦合的第二级比较器以产生逻辑为低(low)或0的输出信号。同理，假设输入信号超过1/2电压并且介于两个第一级比较器的两个参考电压之间，D(1)和D(2)具有正电压传送到所耦合的第二级比较器以产生逻辑为1的输出信号，同时D(3)为负电压传送到所耦合的第二级比较器以产生逻辑为0的输出信号。当输入信号超过3/4电压并且介于两个第一级比较器的两个参考电压之间，D(1)、D(2)和D(3)为正电压传送到所耦合的三个第二级比较器以产生逻辑为1的输出信号。D(0)和D(3)的电压为输入电压的函数，并且介于多个第一级比较器的两个参考电压之间，实质上电容网络和开关网络可判断介于任何两参考电压之间的Vin电压，因此从电容网络的中间输出可提供最后输出数据的LSB。
传统实施方式中，每两个比较器必须共享一电容网络，本发明与传统实施方式不同之处在于可允许更多比较器共享一电容网络。在本实施例中，四个第一级比较器102共享一比例四的电容网络104，六十四个第一级比较器102只需要十六个比例四的电容网络104，另外需要六十四个第二级比较器114。关于每四个第一级比较器，以及相关第二级比较器114和比例四电容网络104，从其中四个第二级比较器的四个数字输出传送到译码器子系统，前述译码器子系统包括产生温度计码的热译码器116，温度计码输出为一连续位序列，从LSB至MSB，温度计码是由比较器所产生，然后经由最高有效位(MSB)和最低有效位(LSB)只读存储器译码器112转换成二进制位信号，最高有效位(MSB)和最低有效位(LSB)只读存储器译码器112可选择输出顺序由LSB至MSB以及输出二进制数字信号的八位来代表模拟输入信号Vin。
不同于传统八位的平均快闪ADC，本实施例通过四个第一级比较器102为一组共享一比例四电容网络104的改进设计，就本实施例而论，关于第二级比较器，比较器的数量从256个减少至64个，因此大幅减少电路所占的面积，也因此减少电流消耗量。
图2是显示根据本发明的第二实施例所述的ADC 200，其中图2只显示八位平均快闪ADC的八分之一，32个第一级比较器202，四个为一群，共8组。
每个ADC 200的第一级比较器202接收模拟输入信号Vin和参考电压Vref，模拟输入信号Vin经由连接所有32个第一级比较器202的输入线206提供电压，参考电压Vref通过参考梯形电阻所产生，经由参考电压线208提供给所有32个第一级比较器102，参考电压线208类似传统电压分压器。每个第一级比较器202比较模拟输入信号Vin和特定参考电压Vref，当模拟输入信号Vin比对应的参考电压Vref高时，在模拟输出端产生高逻辑电平信号。当模拟输入信号Vin比比较器的参考电压Vref低时，比较器会产生低模拟信号。第一级比较器202的数字输出从第一级比较器202传送到转换检测器210，转换检测器210以提供输出给译码器子系统(decoder subsystem)212。
同时，第一级比较器202的模拟输出每个耦合到比例八电容网络204的电容的Top端和Low端，在输出信号传到四个第二级比较器或第二级比较器214之前，每个比例八电容网络204包括十五个电容，接收一组从其中两个第一级比较器214的高和低模拟输出信号，因为四个第一级比较器202共享比例八电容网络204，所有32个第一级比较器202只需要八个比例八电容网络204。64个第二级比较器214，也只需要八个比例八电容网络204和每个比例八电容网络204的八个输出。第二级比较器214比较从比例八电容网络204的多个信号之后，输出传送到译码器子系统212，译码器子系统212还包括热译码器以产生温度计码，温度计码输出为一连续位序列，从LSB至MSB，温度计码是通过译码器子系统转换成二位数字信号所产生，译码器子系统还包括最高有效位(MSB)和最低有效位(LSB)只读存储器译码器，译码器子系统212可选择输出顺序由LSB至MSB以及输出二进制数字信号的八位来代表模拟输入信号Vin。
不同于传统八位的平均快闪ADC，本实施例通过四个第一级比较器202为一组共享一比例八电容网络204。在本实施例中，第二级比较器214的数量从256个减少至64个，因此大幅减少电路所占的面积也因此减少电流消耗量。
根据本发明的实施例，图3为全部结构的概述。显示平均N位快闪ADC300与共享比例式电容网络，K位快闪ADC在N位快闪ADC里，K位快闪ADC模块产生两路径，在第一级比较器302之后，2k数字输出传送到MSB译码器304，MSB译码器304产生MSB序列的K位，并传送到N位数字输出电路306。另一路径为插补L位或电平检测的路径，其路径由2k比较器的模拟输出传送到开关网络308，再传送到共享比例式电容网络310，其中L＝N-K，因此LSB的L位产生出来，伴随具有电压检测功能的电容网络，一组第二级比较器312做第二级比较并提供输出LSB的L位到LSB译码器314，并依序提供信号到N位数字输出电路306，MSB译码器304和LSB译码器312可以被视为译码器子系统，插入式共享比例式电容网络310的优点为大幅节省空间，以及其它相关的优点。
尽管本领域技术人员了解上述实施例的两种不同比例式电容网络，仍然还有其它比例式电容网络可以被应用在上述实施例中，例如关于二位LSB的转换，比例四电容网络可以采用4∶0、3∶1、2∶2和1∶3的比例。同理，关于三位LSB的转换，比例八电容网络可以采用8∶0、7∶1、6∶2、5∶3、4∶4、3∶5、2∶6和1∶7的比例，要使用多少比例电容网络是依据在两参考电压之间能判定出多少电压来决定。另外，通过比较Vin和中间值电压，共享电容网络可以使ADC辨别Vin的电压电平在两参考电压之间。
本发明虽以优选实施例揭示如上，然其并非用以限定本发明的范围，任何本领域的技术人员在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。
权利要求
1.一种平均模拟/数字转换器，包括一个或多个第一级比较器，根据比较电压输入和一组电压参考值，产生2k个第一级比较器的数字输出以及2k个第一级比较器模拟输出；开关网络，可选择第一级比较器的模拟输出作输出；比例电容网络，所述比例电容网络可被多个第一级比较器共享，用以接收第一级比较器的模拟输出和产生2L个中间值模拟输出，以判断所述电压输入预先决定电压电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出在两个预先决定参考电压值之间；2L个第二级比较器，用以输出2L个第二级比较器的数字输出；以及译码器子系统，用以接收第二级比较器的数字输出以译码出L个位的最低有效位，其中超过两个所述第一级比较器为一组，共享所述比例电容网络。
2.如权利要求1所述的平均模拟/数字转换器，其中还包括第二译码器子系统，所述第二译码器子系统由所述2k个第一级比较器的数字输出以译码出K个位的最高有效位。
3.如权利要求1所述的平均模拟/数字转换器，其中所述开关网络还包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较器的数字输出，并产生控制信号；以及一个或多个开关，所述开关被所述控制信号控制以传送所述第一级比较器的模拟输出。
4.如权利要求1所述的平均模拟/数字转换器，其中所述电容网络具有第一输入端和第二输入端，2L个电容对耦合所述第一输入端和所述第二输入端于第一侧，并耦合所述中间值模拟输出于第二侧。
5.如权利要求4所述的平均模拟/数字转换器，其中每个所述2L个电容对在电容之间具有预先决定比例，以使所述中间值模拟输出可判别所述电压输入预先决定电压电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出在两个预先决定参考电压值之间。
6.如权利要求1所述的平均模拟/数字转换器，其中所述译码器子系统还包括热译码器，用以产生预先决定温度计码以判别最低有效位。
7.一种平均模拟/数字转换器，包括一个或多个第一级比较装置，根据比较电压输入和一组电压参考值，产生2k个第一级比较装置的数字输出以及2k个第一级比较装置的模拟输出；开关控制装置，用以选择第一级比较器的模拟输出作输出；电压检测装置，所述电压检测装置可被多个所述第一级比较装置共享，用以接收第一级比较装置的模拟输出和产生2L个中间值模拟输出，以判断输入电压的预先决定电压电平在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出在两个预先决定参考电压值之间；2L个第二级比较装置，输出2L个第二级比较装置的数字输出；译码装置，接收所述第二级比较装置的数字输出以译码出L个位的最低有效位；以及第二译码装置，由所述2k个第一级比较装置数字输出以译码出K个位的最高有效位，其中所述电压检测装置被超过两个所述第一级比较装置共享。
8.如权利要求7所述的平均模拟/数字转换器，其中所述开关控制装置还包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较装置的数字输出，并产生控制信号；以及一个或多个开关，所述开关被所述控制信号控制以传送所述第一级比较装置的模拟输出。
9.如权利要求8所述的平均模拟/数字转换器，其中所述转换检测器为XOR运算子。
10.如权利要求7项所述的平均模拟/数字转换器，其中电容网络具有第一输入端和一第二输入端，2L个电容对耦合所述第一输入端和所述第二输入端于第一侧，并耦合所述中间值模拟输出于第二侧。
11.如权利要求10所述的平均模拟/数字转换器，其中每个所述2L电容对在电容之间具有预先决定比例，以使所述中间值模拟输出可判别电压输入预先电压在所述2L个中间值模拟输出之间，所述2L个中间值模拟输出介于两预先电压参考值之间。
12.如权利要求7所述的平均模拟/数字转换器，其中所述译码装置还包括热译码器，用以产生预先决定温度计码以判别最低有效位。
13.一种平均模拟/数字转换器，包括一个或多个第一级比较器，根据比较电压输入和一组电压参考值，产生第一组的第一级比较器的数字输出以及第一组的第一级比较器模拟输出；开关网络，可选择第一级比较器的模拟输出作输出，并包括一个或多个转换检测器，每个所述转换检测器接收至少两个所述第一级比较器的数字输出，并产生控制信号；一个或多个开关，所述开关被所述控制信号控制以选择传送所述第一级比较器的模拟输出；比例电容网络，所述比例电容网络可被所述第一级比较器共享，用以接收所述第一级比较器的模拟输出并传送到所述比例电容网络的两输入端，和产生预先决定数量中间值模拟输出，根据一个或多个所述中间值模拟输出电压电平，判断所述输入电压的预先决定电压电平，所述中间值模拟输出电压电平在两个预先决定参考电压值之间；一个或多个第二级比较器，每个耦合到中间值模拟输出，以输出多个第二级比较器的数字输出；译码器子系统，用以接收所述第二级比较器的数字输出以译码出预先决定数量的最低有效位；以及第二译码器子系统，所述第二译码器子系统由所述第一级比较器的数字输出以译码出预先决定数量的最高有效位，其中超过两个所述第一级比较器共享所述比例电容网络。
14.如权利要求13所述的平均模拟/数字转换器，其中所述电容网络具有预先决定数量电容对耦合到所述两输出端，所述电容网络的电容对的两电容之间具有预先决定比例，以使所述中间值模拟输出根据预先决定数量的中间电压电平，判断所述电压输入预先决定电压电平，所述中间值模拟输出电压电平介于两预先决定电压参考值之间。
15.如权利要求13所述的平均模拟/数字转换器，其中所述译码器子系统还包括热译码器，用以产生预先决定温度计码以判别最低有效位。
全文摘要
一种平均模拟/数字转换器，包括一个或多个第一级比较器，根据比较电压输入和一组电压参考值，以产生第一组第一级比较器的数字输出以及第一组的第一级比较器模拟输出；开关网络，可选择第一级比较器的模拟输出作输出；比例电容网络，可被第一级比较器共享，以接收第一级比较器的模拟输出并产生第二组中间值模拟输出以判断输入电压的预先决定电压电平，中间值模拟输出电压电平在两个预先决定参考电压值之间；一组第二级比较器，输出多个第二级比较器的数字输出；以及译码器子系统，以接收第二级比较器的数字输出以译码出预先决定数量的最低有效位。比例电容网络被超过两个第一级比较器共享，本发明可大幅减少电路所占的面积，因此减少电流消耗量。
文档编号H03M1/36GK1897466SQ20061010157
公开日2007年1月17日 申请日期2006年7月12日 优先权日2005年7月13日
发明者薛福隆 申请人:台湾积体电路制造股份有限公司