并行-串行转换电路及使用了它的电子设备的制作方法

专利名称：并行-串行转换电路及使用了它的电子设备的制作方法
技术领域：
本发明涉及并行-串行转换电路。
背景技术：
在便携式电话终端、PDA、 DVD刻录机等很多电子设备中，安装有 信号处理用的多个LSI。在这样的电子设备中，随着信息处理量的增加， 在多个LSI间收发的数据量也不断增加。在通过并行信号进行LSI间的数 据收发时，随着位宽的增加，信号线的条数和LSI的管脚数也增加，所以 成为器件小型化的障碍。
因此，近年来趋向进行使用低电压差动信号(Low Voltage Differential Signal,以下称LVDS )的数据传送(例如参照专利文献1 )。使用了 LVDS 的数据传送，是利用高速的时钟信号对并行数据进行并行-串行转换，利用 差动信号进行数据传送的。基于这样的LVDS的数据传送技术，例如被用 于减少折叠型便携式电话终端的连接两个壳体的合叶部的布线数。
专利文献l:特开平6- 104936号公报
专利文献2:特开2005 - 244464号公报

发明内容
〔发明所要解决的课题〕
在并行—串行转换中，需要高速的时钟信号。为生成这样的高速时钟信 号，使用PLL ( Phase Locked Loop:锁相环)。该PLL是将所输入的基准 时钟信号倍频后输出的装置， 一般其结构包括相位比较器、电压控制振荡 器(Voltage Control Oscillator,以下称VCO)、分频器、以及循环滤波器。
然而，在使用LVDS的数据传送中，需要超过100MHz的高速时钟。 若使用 一般的PLL生成这样的高速时钟，就必须把VCO和分频器的动作 频率设定得较高。若将VCO和分频器的动作频率设定得较高，则电路的 消耗电流增加，且电路设计的难易度变难。
另夕卜，也考虑利用从VCO内部的构成环形振荡器的多个延迟电路(反
相器)输出的、相互间相位偏移的多相时钟信号，进行并行-串行转换的方 法。但是，在这种情况下，不但环形振荡器的电路面积变大，而且存在根 据延迟电路的级数，可进行并行-串行转换的数据宽度被固定的问题。
本发明是鉴于这样的情况而设计的，其目的之一在子提供一种能灵法 地设定时钟频率、数据宽度的并行-串行转换电路。 〔用于解决课题的手段〕
本发明的一个方案是将时钟频率为f、 mxn (m、 n为自然数)位的 并行数据转换成时钟频率为fxmxn、 l位的串行数据的并行-串行转换电 路。该并行-串行转换电路包括第l转换部，将mxn位的并行数据转换 成时钟频率为fxn、 m位的并行数据；第2转换部，将从第1转换部输出 的时钟频率为fxn、 m位的并行数据，转换成时钟频率为fxnxm、 l位 的串行数据；时钟信号生成电路，对第1转换部提供频率为fxn的时钟信 号，对第2转换部提供频率为fxmxn的时钟信号。
根据该方案，通过分两阶段进行并行-串行转换，能够灵活地设定时钟 频率、数据宽度。
第2转换部可以基于频率为fxn、相互间相位偏移开的m个多相时钟 信号，进行并行-串行转换。根据该方案，能够实质上将多相时钟信号的频 率设定成f x m x n，并将各个信号的频率抑制成f x n。
时钟信号生成电路可以包括包含m级延迟电路的电压控制振荡器； 将电压控制振荡器的输出信号分频成1/n的分频器；将与分频器的输出信 号和从外部输入的基准时钟信号的相位误差相应的电压输出给电压控制
振荡器的相位比较器。该时钟信号生成电路可以将电压控制振荡器的输出 信号提供给第l转换部，并将电压控制振荡器的各延迟电路的输出信号作 为多相时钟信号提供给第2转换部。
在这种情况下，通过改变分频器的分频比，能够以m位为一阶地改变 进行并行-串行转换的数据宽度。另外，电压控制振荡器的振荡频率变成f xm(Hz)，所以能够抑制到比串行数据的时钟频率还低，能够降低电路 的消库€电流。
并行-串行转换电路可以被一体集成在一个半导体衬底上。所谓"一体 集成"，包括电路的所有结构要件都形成在半导体衬底上的情况，以及电 路的主要结构要件被一体集成的情况，也可以为调节电路常数而将一部分
电阻、电容等设置在半导体衬底的外部。通过将并行-串行转换电路作为一 个LSI进行集成，能够减小电路面积。
并行-串行转换电路可以还包括差动信号传送电路，将并行-串行转换 电路的输出信号转换成差动信号，输出到差动信号线。通过利用差动信号 进行数据传送，能够提高抗噪声性。
本发明的另一方案是折叠型电子设备。该电子设备包括安装于第1 壳体的液晶屏；安装于第2壳体，生成要显示在液晶屏上的数据的运算处 理部；布设于连接第1壳体和第2壳体的连接部的差动信号线；将由运算 处理部生成的数据进行并行-串行转换，并经由差动信号线发送给液晶屏的 上述并行-串行转换电路。
通过该方案，能够降低电子设备的耗电，并能够减少应布设于第1壳 体和第2壳体的连接部的布线数，能够使器件小型化。
另外，将以上结构要件的任意组合、本发明的结构要件以及表达方式 在方法、装置、系统等之间相互置换的方案，作为本发明的实施方式也是 有效的。
〔发明效果〕
通过本发明的并行-串行转换电路，能够灵活地设定时钟频率和数据宽度。


图1是表示实施方式的并行-串行转换电路的结构的电路图。 图2是表示本实施方式的并行-串行转换电路中所使用的VCO的结构 的电路图。
图3是表示本实施方式的并行-串行转换电路中所使用的第2转换部的
结构例的电路图。
图4是表示图1的并行-串行转换电路的动作状态的时序图。
图5是表示安装有使用了图1的并行-串行转换电路的LVDS传送器的
电子设备的结构框图。 〔标号说明〕
100并行-串行转换电路、10第l转换部、12第2转换部、20时钟 信号生成电路、22相位比较器、24VCO、 26分频器、28定时生成部、
30环形4展荡器、32延迟电3各、34偏置电路、40输入部、42传输门、 44与门、46输出端子、200电子设备、202第1壳体、204第2壳体、 206连接部、210微处理器、212LVDS传送器、214LVDS接收器、216液 晶驱动器、218液晶屏、220差动信号线。
具体实施例方式
以下，基于优选的实施方式，参照

本发明。对于各附图中所 示的相同或等同的结构要件、部件、处理标注相同的标号，并适当省略重 复的说明。另外，实施方式只是例示，并非限定本发明，实施方式中所记 述的所有特征及其组合，不一定就是本发明的本质特征。
图1是表示本发明实施方式的并行-串行转换电路100的结构的电路 图。该并行-串行转换电路IOO对数据宽度为(mxn)位、频率为f的并行 输入数据Din进行并行-串行转换，转换成1位的串行输出数据Dout。在 以下实施方式中，以m-5、 n = 3、 f = 10MHz的情况为例进行说明。
并行-串行转换电路100包括第1转换部10、第2转换部12、时钟信 号生成电路20。并行-串行转换电路100的第1转换部10、第2转换部12、 时钟信号生成电路20被一体集成在一个半导体衬底上。本实施方式的并 行-串行转换电路100如以下说明的那样，分两阶段进行并行-串行转换。
第1转换部10被输入并行输入数据Din，将mxn ( = 15 )位的并行数 据转换成时钟频率为fxn ( =30MHz)、 m ( = 5)位的并行数据Dp。
第2转换部12将从第1转换部IO输出的时钟频率为30MHz、 5位的 并行数据Dp,转换成时钟频率为fxmxn ( =150) MHz、 1位的串行输出 数据Dout。
时钟信号生成电路20对第1转换部10提供频率为fxn ( =30MHz) 的时钟信号CK1。另外，时钟信号生成电路20对第2转换部12提供频率 为fxmxn ( = 150MHz)的时钟信号CK2。另外，如后所述，时钟信号CK2 是频率30MHz、相互间相位各偏移2兀/5的5个时钟信号，实质上具有 150MHz的频率。以下，对时钟信号生成电路20的结构进行说明。
时钟信号生成电路20结构同一般的PLL—样，包括相位比较器22、 VC024、分频器26、定时(timing)生成部28。分频器26将VC024的输 出信号的频率分频成1/3( = 1/n)。相位比较器22对分频器26的输出信号CKfb和从外部输入的基准时钟信号CKref进行比较，将与相位误差相应 的控制电压Vcnt输出给VC024。 VC024按与从相位比较器22输出的控 制电压Vent相应的频率进行振荡。
在时钟信号生成电路20中，进行反馈使得基准时钟信号CKref与分 频器26的输出信号CKfb的相位差接近0,从时钟信号生成电路20输出 将从外部提供的基准时钟信号CKref三倍倍频后的时钟信号CKout。因此， 在本实施方式中，时钟信号CKout的频率成为30MHz。
定时生成部28基于在分频器26中分频后的时钟信号，生成指定第1 转换部10的并行-串行转换的定时的加载(load)信号LOAD。加载信号 LOAD被输出到第1转换部10。
图2是表示VC024的结构的电路图。本实施方式的VC024包括环形 振荡器30、偏置电路34。环形振荡器30是队列式地连接m ( = 5 )级延 迟电路32而构成的。延迟电路32由反相器等构成。以下，为区别从第l 级到第5级的各延迟电路32，分别对其标以32c、 32a、 32d、 32b、 32e的 标号。
偏置电路34基于从相位比较器22输出的控制电压Vcnt，调节延迟电 路32a 32e的偏置电流。其结果，从VC024输出具有与控制电压Vcnt 相应的频率的输出时钟信号CKout。输出时钟信号CKout作为时钟信号 CK1被输出给第1转换部10。
在此，着眼于构成环形振荡器30的延迟电路32a 32e的各输出信号 CK2a CK2e。输出信号CK2a CK2e是频率为30MHz、相互间相位各偏 移2 7T /m = 2 71/5的信号。VC024将输出信号CK2a ~ CK2e作为多相时钟 信号CK2输出给第2转换部12。多相时钟信号CK2a-CK2e是以Tp = 1/150MHz的时间间隔顺次出现高电平的信号，所以可以认为实质的频率 是150MHz。
回到图1。如上所述，VC024的输出时钟信号CKout的频率是30MHz， 将其作为时钟信号CK1提供给第1转换部10。另外，作为从VC024的延 迟电路32a ~ 32e输出的多相时钟信号CK2a ~ CK2e被输出给第2转换部 12。第1转换部10基于时钟信号CK1和加载信号LOAD进行并行-串行 转换，第2转换部12基于时钟信号CK2进行并行-串行转换。
第1转换部10采用一般的使用移位寄存器的结构即可，所以省略对
其内部结构的说明。另外，本实施方式的并行-串行转换电路100的第2
转换部12例如可以如图3所示那样构成。图3是表示第2转换部12的结 构例的电路图。
第2转换部12包括输入部40、传输门(transfer gate) 42a 42e、与 门44a~ 44e。从第1转换部10输出的并行数据Dp被输入到输入部40。 在输入部40和第2转换部12的输出端子46之间，设置有传输门42a 42e。
与门44a将时钟信号CK2e与时钟信号CK2a的反相信号+CK2a的逻 辑积输出给传输门42a。传输门42a在与门44a的输出为高电平期间开通， 低电平期间关断。同样地，与门44b ~ 44e基于多相时钟信号CK2b ~ CK2e 的输出信号控制传输门42b 42e的开通和关断。
基于多相时钟信号CK2a ~ CK2e,并行数据Dp被顺次转换成串行数 据，从这样构成的第2转换部12的输出端子46输出。
关于如上这样构成的并行-串行转换电路100的动作，以下参照时序图 进行说明。图4的(a) ~ (g)是表示图1的并行-串行转换电路100的动 作状态的时序图。图4的(a)表示基准时钟信号CKref，图4的(b)表 示并行输入数据Din，图4的(c )表示VC024的输出时钟信号CKout (= CK1 ),图4的(d )表示加载信号LOAD，图4的(e )表示并行数据Dp， 图4的(f)表示多相时钟信号CK2，图4的(g)表示串行输出数据Dout。
图4的(b)的并行输入数据Din，其数据宽度为15位，与该图的(a) 的基准时钟CKref同步地输入到并行-串行转换电路100。在相当于基准时 钟CKref的1个时钟的时刻T0 T1期间，15位的并行输入数据Din 〔 1 ~ 15〕被输入。第1转换部10将所输入的并行输入数据Din保存在内部的 移位寄存器中。
在时刻Tl，根据加载信号LOAD从高电平切换为低电平，在从时刻 Tl至时刻T2的期间内，第1转换部10每被输入时钟信号CK1,就将保 存在移位寄存器的第1 ~第5地址内的数据作为并行数据Dp输出给第2 转换部12,并且将保存在移位寄存器中的数据每次5位地顺次移位。
如该图的(c)所示，由时钟信号生成电路20生成的时钟信号CKout (=CK1)的频率成为基准时钟信号CKref的3倍频率。其结果，从第1 转换部10输出30MHz频率、具有5位数据宽度的并行数据Dp。
第2转换部12被输入按每个时钟信号CK1输入的并行数据Dp。该第
2转换部12被输入频率与时钟信号CK1相同、相位相互偏移的多相时钟 信号CK2a CK2e。从第2转换部12按每次多相时钟信号CK2a CK2e 的迁移输出串行输出数据Dout。
这样，通过本实施方式的并行-串衧转换电路100,能够对并行输入信 号Din以两阶段进行并行-串行转换。
在此，为了进行比较，考虑仅用第1转换部IO进行实施方式中说明 的并行-串行转换的情况(以下称比较方式1)。在比较方式1中，在第1 转换部10中安装15位的移位寄存器，并在时钟信号生成电路20中安装 1/15的分频器，由VCO生成150MHz的时钟信号，来进行并行-串行转换。 此时，VCO和分频器的动作频率成为150MHz这样非常高的值，所以电 ^各的消耗电流变高。
另一方面，根据本实施方式的并行-串行转换电路100,从VC024输 出的时钟信号CKout的频率是30MHz,与比较方式1的情况相比，能够 降低动作频率，能够降低电路的消耗电流。
另外，为进行比较，考虑仅用第2转换部12进行实施方式中说明的 并行-串行转换的情况(以下称比较方式2)。在比较方式2中，在第2转 换部12中安装15个传输门，并在VCO的环形振荡器中安装15级延迟电 路，生成15相位的多相时钟信号CK2。此时，虽然有不必使用分频器的 优点，但环形振荡器的尺寸变大，可进行并行-串行转换的数据宽度也被固 定了。
另一方面，根据本实施方式的并行-串行转换电路100,通过使分频器 26的分频比改变，能够以5位为一阶地改变可进行并行-串行转换的数据 宽度。另外，环形振荡器也以5级的延迟电路构成即可，所以能够抑制电 路规模的增大。
在实施方式中说明的并行-串行转换电路100，能够很好地适用于使用 LVDS的数据传送。图5是表示安装有使用了图1的并行-串行转换电路100 的LVDS传送器的电子设备200的结构的图。电子设备200例如是折叠型 的便携式电话。电子设备200包括第1壳体202、第2壳体204、以及连 接第1壳体202和第2壳体204的连接部206。
第1壳体202中安装有液晶屏218、液晶驱动器216、 LVDS接收器 214。另外，第2壳体204中安装有微处理器210、并行-串行转换电路100、2转换部12被输入频率 LVDS传送器212。微处理器210是基带IC等，生成要显示在液晶屏218 中的数据。在连接第1壳体202和第2壳体204的连接部206,布设有差 动信号线220。
并行-串行转换电路ioo对由微处理器210生成的数据进行并行-串行 转换，输出给LVDS传送器212。 LVDS传送器212将串行数据作为差动 信号向经由差动信号线220连接的LVDS接收器214传送。
液晶驱动器216基于在LVDS接收器214中接收到的差动信号，驱动 液晶屏218，显示在微处理器210中生成的图像数据。
上述实施方式是个例示，可以对各结构要件和各处理过程的组合进行 各种变形，本领域技术人员能够理解这些变形例也处于本发明的范围内。
在实施方式中，说明了对数据宽度为15位的并行数据进行并行-串行 转换的情况，但数据宽度只要是自然数m和n的积mxn，多少都可以。 另外，对于在第1转换部10和第2转换部12中分别进行几位的并行-串行 转换，只要根据电路的消耗电流、电路面积等适当设计即可。
图3中作为一例表示了第2转换部12的结构，但电路形式不限于此， 只要是能够根据多相时钟信号CK2顺次将并行数据Dp作为串行数据输出 的结构即可。
在实施方式中说明了并行-串行转换电路100被一体集成的情况，但也 可以是一部分由分立部件构成。至于对哪部分进行集成，根据成本、所占 面积、用途等决定即可。
基于实施方式对本发明进行了说明，但显然实施方式仅是表示本发明 的原理、应用，在不脱离权利要求书所规定的本发明的思想的范围内，可 以对实施方式进行很多变形例以及变更配置。 〔工业可利用性〕
本发明的并行-串行转换电路能够适用于电子设备的信号传送。
权利要求
1.一种将时钟频率为f、m×n(m、n为自然数)位的并行数据转换成时钟频率为f×m×n、1位的串行数据的并行-串行转换电路，其特征在于，包括第1转换部，将m×n位的并行数据转换成时钟频率为f×n、m位的并行数据；第2转换部，将从上述第1转换部输出的时钟频率为f×n、m位的并行数据，转换成时钟频率为f×n×m、1位的串行数据；以及时钟信号生成电路，对上述第1转换部提供频率为f×n的时钟信号，对第2转换部提供频率为f×m×n的时钟信号。
2. 根据权利要求1所述的并行-串行转换电路，其特征在于上述第2转换部基于频率为fxn、相互间相位偏移开的m个多相时钟 信号，进行并行-串行转换。
3. 根据权利要求2所述的并行-串行转换电路，其特征在于 上述时钟信号生成电路包括包含m级延迟电路的电压控制振荡器，将上述电压控制振荡器的输出信号分频成1/n的分频器，以及 将与上述分频器的输出信号和从外部输入的基准时钟信号的相位误差相应的电压输出给上述电压控制振荡器的相位比较器，并且，将上述电压控制振荡器的输出信号提供给上述第1转换部，并将上述电压控制振荡器的各延迟电路的输出信号作为多相时钟信号提供给上述第2转换部。
4. 根据权利要求1至3的任一项所述的并行-串行转换电路，其特征在于被一体集成在一个半导体村底上。
5. 根据权利要求1至3的任一项所述的并行-串行转换电路，其特征在于还包括差动信号传送电路，将上述并行-串行转换电路的输出信号转换 成差动信号，输出到差动信号线。
6. —种折叠型电子设备，其特征在于，包括 安装于第1壳体的液晶屏； 安装于第2壳体，生成要显示在上述液晶屏上的数据的运算处理部； 布设于连接上述第1壳体和第2壳体的连接部的差动信号线；以及 将由上述运算处理部生成的数据进行并行-串行转换，并经由上述差动 信号线发送给上述液晶屏的权利要求5所述的并行-串行转换电路。
全文摘要
本发明提供一种能灵活地设定时钟频率和数据宽度的并行-串行转换电路。并行-串行转换电路(100)将时钟频率为f、m×n(m、n为自然数)位的并行数据转换成时钟频率为f×m×n、1位的串行数据。第1转换部(10)将m×n位的并行数据转换成时钟频率为f×n、m位的并行数据(Dp)。第2转换部(12)将从第1转换部(10)输出的时钟频率为f×n、m位的并行数据(Dp)转换成时钟频率为f×n×m、1位的串行数据(Dout)。时钟信号生成电路(20)对第1转换部(10)提供频率为f×n的时钟信号(CK1)，对第2转换部(12)提供频率为f×n×m的时钟信号(CK2)。
文档编号H03M9/00GK101099293SQ20068000170
公开日2008年1月2日 申请日期2006年9月14日 优先权日2005年9月29日
发明者斋藤晋一 申请人:罗姆股份有限公司