专利名称：：作为展布频谱时钟发生器的非线性反馈控制环路的制作方法
技术领域：
：本发明涉及数字信号处理领域，特别地，本发明涉及改进展布频谱时钟发生的方法、电路和系统。
背景技术：
：在过去的十年中，展布频谱时钟发生器己经在电子产品尤其是PC中变得非常普遍。这个技术可以有效地降低时钟信号的乱真辐射的峰值强度和来自PC的谐波，这样，能以更少的RP屏蔽，换句话说，以更少的成本、重量和时间来制造PC，并仍然能够达到FCC为电子产品设置的电磁场干扰(EMI)要求。该技术的原理是将时钟信号的频率均匀地扩展为小比率时钟频率的带宽，这样，辐射的时钟信号能量将不会一直处于一个固定的频率。结果是，时钟频率处的时钟信号及其谐波的乱真辐射的峰值强度与其谐波被展开并被大大地降低。乱真辐射的峰值的减少量由时钟信号如何被扩展来确定。扩展时钟信号的频率的最常用的方法是使用具有线性斜升和斜降的三角调制信号来在小比率时钟频率的范围内均匀地扩展时钟信号的频率。以三角调制信号扩展的时钟的典型响应如图1所示。该扩展可以通过扩展损耗102有效地降低时钟信号辐射的峰值强度，该扩展损耗102在现有技术中的典型值只在8-14db。遗憾地是，因为时钟信号长时间处于扩展的两端，通过三角调制的扩展，时钟信号的能量频谱总是必然地在时钟频谱的两端达到顶峰。在过去十年产生了很多技术来改进扩展波形，使得时钟能量更均匀地扩展，但是所有这些现有方法仅能做到这么多，因为所有今天使用的扩展功能均是确定性的，同时需要随机噪声来如图l所示真正均匀地扩展时钟信号。遗憾地是，使用现有技术在IC内部实现展布频谱时钟系统来用随机噪声扩展时钟信号是非常困难的。因此，人们期待一种用随机噪声更均匀地扩展时钟信号的更好更简单的方法，来更好地降低时钟信号及其谐波产生的乱真辐射的峰值强度。当前，有很多扩展时钟信号的方法，最简单的方法是抖动(dither)PLL的可编程分频器来产生经调制的时钟信号，最复杂的方法是使用查找表(look-uptable)存储时钟信号的调制的扩展功能。两种方法产生平滑的调制信号来扩展VCO的频率。5610955号美国专利代表第一种方法而6377646B1号美国专利代表第二种方法。如前面所解释的，这些方法产生平稳的确定的功能来调制VCO，这样乱真时钟辐射信号的能量水平仍非常集中。结果是，现有技术仅能根据扩展比率将峰值乱真时钟辐射能量降低8-14db。美国专利5506545通过使用噪声源扩展VCO提供模拟方案。这个方案为时钟信号提供了真实的随机宽带扩展；但是，在集成电路内部实施该模拟设计是很困难的。
发明内容这里提出了四种采用适合于IC执行的主要数字设计通过非线性反馈控制环路来产生展布频谱时钟信号的新方法和系统。这些技术基于的原理是使非线性反馈控制环路不稳定并在一定频率上振荡。同时，我们也让环路的固有宽带噪声控制环路的反馈模块的调制。宽带噪声调制以如图1所示的相同的频谱展布量，能够提供比三角调制的扩展损耗102更高的扩展损耗161来降低乱真时钟辐射的峰值能量。带宽随机噪声调制的时钟信号的能量频谱也比三角调制方法调制的时钟信号的能量频谱更平滑。对于宽带随机噪声调制的时钟信号，由于时钟信号不再规则地处于一个频率或相位，乱真时钟辐射信号的能量被降低到可能的最小值。结果是，在相同的扩展比率下，随机噪声调制与传统三角调制相比可以大大改进扩展损耗。通过使用非线性反馈控制环路中的固有噪声来调制时钟信号的振荡，由于噪声已经在环路中，我们可以容易地在具有最少硬件的IC中建立随机宽带噪声调制的展布频谱时钟发生器。本发明的这个和其他特征将参考下述附图被详细描述。图l是以三角调制信号扩展的典型的时钟(现有技术)。图2是线性反馈控制环路的构建框图。图3是线性反馈控制环路的最终误差校正输出的传输特性。图4是传统线性反馈控制环路的框图(现有技术)。图5是作为展布频谱时钟发生器的较佳实施例的使用非线性误差比较器的非线性反馈控制环路的构建框图。图6是作为展布频谱时钟发生器的可选实施例的使用线性误差检测器和具有无限大增益的放大器的非线性反馈控制环路的构建框图。图7是非线性反馈控制环路的最终误差校正输出的传输特性。图8是第一顺序非线性反馈控制环路的捕捉特性(acquisitionbehavior)。图9是非线性反馈控制环路的增益的传输特性。图10是作为第一实施例的使用具有非线性振幅比较器的非线性振幅锁环的基本展布频谱时钟发生器的框图。图11是作为第二实施例的使用具有非线性到达时间比较器的非线性到达时间锁环的基本展布频谱时钟发生器的框图。图12是作为第三实施例的使用具有线性到达时间检测器和具有无限大增益的放大器的基本非线性到达时间锁环的展布频谱时钟发生器的框图。图13是使用具有非线性到达时间比较器和分频器的非线性到达时间锁环的典型展布频谱时钟发生器。图14是使用具有线性到达时间检测器和分频器的非线性到达时间锁环的典型展布频谱时钟发生器。图15是作为对第二实施例的第一补充实施例的示例性非线性到达时间比较器的示意图。图16是作为对第二实施例的第二补充实施例的简化的非线性到达时间比较器的示意图。图17是图16所示的来自非线性到达时间比较器的最终误差校正输出的传输特性。图18是作为对第二实施例的第三补充实施例的具有死区的精确非线性到达时间比较器的示意图。图19是第二顺序到达时间锁环的捕捉特性的说明图。图20是作为对第三实施例的第一补充实施例的具有死区的线性到达时间检测器的示意图。图21是作为对第三实施例的第二补充实施例的不具有死区的典型线性到达时间检测器的示意图。图22是作为对第三实施例的第三补充实施例的使用具有死区的单端电荷泵输出驱动器的线性到达时间检测器的示意图。图23是作为对第三实施例的第四补充实施例的使用不具有死区的单端电荷泵输出驱动器的线性到达时间检测器的示意图。图24是作为第四实施例的使用具有线性相位检测器和具有无限大增益的放大器的非线性锁相环的展布频谱时钟发生器的框图。图25是作为线性相位检测器的EXOR门。图26是作为线性相位检测器的EXOR门的传输特性。图27是作为对第四实施例的第一补充实施例的典型数字线性相位检测器0图28是图27中所示的数字线性相位检测器的时序图。图29是图27中所示的数字线性相位检测器的传输特性。图30是作为第五实施例的使用具有非线性相位比较器的非线性锁相环的展布频谱时钟发生器的框图。图31是作为对第五实施例的补充实施例的使用非线性到达时间比较器的非线性相位比较器的示意图。图32是图31所示的非线性相位比较器中使用的非线性到达时间比较器。图33是非线性相位比较器的复位时钟的时序图。图34是作为对第四实施例的第二补充实施例的使用到达时间比较器的数字线性相位检测器的示意图。图35是作为第六实施例的使用具有线性频率检测器和具有无限大增益的放大器的非线性频率锁定环的展布频谱时钟发生器的框图。图36是作为第七实施例的使用具有非线性频率比较器的非线性频率锁定环的展布频谱时钟发生器的框图。图37是线性频率检测器的输出特性。图38是现有频率检测器的示意图(现有技术)。图39是图38所示的现有频率检测器的时序图。图40是使用具有非线性频率比较器和分频器的典型非线性频率锁定环的展布频谱时钟发生器。图41是具有双端电荷泵输出驱动器的基本相位-频率检测器的示意图(现有技术)。图42是图41所示的基本PFD的时序图。图43是作为对第七实施例的第一补充实施例的使用两个PFD的非线性频率比较器的示意图。图44是作为对第七实施例的第二补充实施例的使用三个具有移位寄存器和加法器的PFD的非线性频率比较器。图45是典型单触发(one-shot)的示意图。图46是作为对第七实施例的第三补充实施例的使用状态机作为判决模块的非线性频率比较器的示意图。图47是图46中的该设计的状态机的运算法则。图48是作为对第七实施例的第四补充实施例的使用具有多个饱和计数器的频率判决模块的非线性频率比较器的示意图。图49是使用两个饱和计数器的频率判决模块的框图。图50是作为对第七实施例的第五补充实施例的使用四个具有移位寄存器和加法器的PFD的非线性频率比较器的示意图。图51是作为对第七实施例的第六补充实施例的使用四个具有移位寄存器和加法器以及压縮的单触发的PFD的非线性频率比较器的示意图。图52是产生压縮的单触发输出的电路的示意图。图53是非线性频率锁定环的捕捉特性。图54是作为对第七实施例的第七补充实施例的使用三个非线性频率比较器的全速率非线性频率比较器的框图。图55是作为对第七实施例的第八补充实施例的使用N个非线性频率比较器的高速非线性频率比较器的框图。图56是测试板的示意图。图57是通过使用混频器和分频器扩展的小频率的时钟扩展损耗的改进的框图。图58是使用具有通过增加人工周跳扩展的小频率的非线性比较器的非线性反馈控制环路产生的展布频谱时钟信号的扩展损耗的改进的框图。图59是使用具有通过增加人工周跳扩展的小频率的无限大增益的放大器的非线性反馈控制环路产生的展布频谱时钟信号的扩展损耗的改进的框图。具体实施例方式本发明涉及通过使用非线性反馈控制环路将时钟信号的能量均匀地扩展为小比率时钟频率的带宽的系统，方法和电路。本发明揭示了四种不同的非线性反馈控制环路，非线性到达时间锁环150和152，非线性频率锁定环196和213，非线性锁相环171和166以及非线性振幅锁环135。非线性反馈控制环路不同于诸如线性锁相环或线性频率锁定环的规则的线性反馈控制环路。对于如图2所示的线性反馈控制环路100，环路的输出信号，是至反馈模块105的最终误差校正输出115，是如图3所示的误差输入信号114的线性函数。根据误差输入信号114的极性和振幅，反馈模块105将被线性地校正，这样反馈模块105将产生总是跟随基准信号110的反馈信号112。如果我们使用低通滤波器作为转发模块163，该低通滤波器将防止反馈信号112改变太快以及跟随基准信号IIO太近。结果，该滤波器可以帮助我们除去基准输入信号110中不想要的波动并提供给我们由噪声基准信号输入110产生的干净稳定的反馈输出信号112。如图3所示的线性反馈控制环路100的最终误差校正输出115的传输特性通过比较来自两个输入的单个事件而获得，该两个输入是在环路被打开时对误差检测器101的输入。理想地，当在两个输入信号之间没有误差时，最终误差校正输出115应该为固定的常数偏置(bias),这样，零误差输入信号114产生零最终误差校正输出115。最终误差校正输出115将根据误差输入信号114的极性从常数偏置点(biaspoint)变大或者变小。相对于固定的常数偏置点产生的最终误差校正输出115的量线性地取决于误差输入信号114的大小。结果是，误差输入信号114越大，将产生越大的最终误差校正输出115以校正来自反馈模块105的反馈信号112，使得反馈信号112总是跟随基准输入信号110直到在两个输入信号之间没有误差并且误差输入信号114为零。为了实现线性反馈控制环路100，我们需要线性误差检测器101来从两个输入信号之间的误差中线性地产生误差输出信号117。误差检测器101概念上能够被划分为两个模块，差动模块103和增益模块107。差动模块103为反馈控制环路100提供概念上的误差输入信号114，增益模块107产生实际的误差输出信号117来驱动转发模块163。在概念上将误差检测器101拆分为两个模块的这个技术可以帮助我们获得反馈控制环路100的增益并容易地理解环路100的运行。传统地，如图4所示，误差输入信号114被认为是反馈控制环路104的输出信号，基准输入信号110是反馈控制环路系统104的唯一输入信号。定义所有的与反馈信号112相关的信号作为输出信号似乎是合理的；但是，在这个定义下分析环路104是很困难的。首先，基准输入信号110仅是环路的节点即误差检测器IOI的输入信号之一，但其不是环路的一部分。如图2所示，线性反馈控制环路IOO自身仅包含三个模块，误差检测器IOI，转发模块163和反馈模块105，但是它不直接包括基准输入信号110。反馈控制环路104不实际直接地与参考输入信号110连接，将基准输入信号110看作反馈控制环路系统104的输入是非常错误的。其次，由于反馈控制环路104没有开始和结束，事实上没有方法独立地分析反馈控制环路104。解决这些问题的唯一的方法是，如图2所示，通过概念上将误差检测器101拆分为两个模块，并定义误差输入信号114为反馈控制环路100的唯一输入，定义转发模块163的最终误差校正输出115为反馈控制环路100的唯一输出，反馈模块105的目的是用最终误差校正输出信号115产生反馈输出信号112以跟随基准信号110，最后为反馈控制环路100产生误差输入信号114。根据这个新的定义，我们清楚地理解环路100的各块的功能。我们能轻易地通过将最终误差校正输出115的导数与误差输入信号114的导数的相比来得到反馈控制环路100的增益。在如图4所示的传统反馈控制环路104中，使用了两个环路增益，开环增益和闭环增益。开环增益113(A)被定义为误差检测器101和转发模块163的组合增益，闭环增益被定义为开环增益113(A)和反馈模块105(P)的乘积。这个定义的一个大问题是将误差检测器101的增益和转发模块163的增益组合起来是很难的，因为它们是截然不同的装置，而且通过直接测量来辨别组合开环增益113是很难的。即使组合开环增益113被测量，开环增益113的一些重要的细节，诸如传输特性的不连续引起的奇点(singularity),很容易被遗漏或忽略。其次，根据环路的类型，闭环增益具有不同的物理意义，环路增益不再是描述开环增益113和反馈模块105乘积的正确词汇。不过，由于这两个名称已被使用已久，因此它们仍将在本文中被使用。使用在概念上拆分误差检测器101的新技术，将使我们区分误差检测器101和环路100的其余部分。误差检测器101可以通过理论或者简单地通过测量该装置自身来被辨识。通常不难找到误差检测器IOI的传输特性的不连续性，如果有的话，最终称为环路100的奇点。一旦误差检测器101被辨识，我们可以容易地获得最终误差校正输出115的传输特性和环路增益。对于如图2所示的仅跟随一个可变量的第一顺序线性反馈控制环路100，诸如AGC环路或者AFC环路，开环增益113(A)和反馈模块105(P)的乘积决定反馈信号跟随基准输入信号110多近。就像对传统反馈控制环路104的经典分析，线性反馈控制环路100可以被分析如下。由于开环增益113(A)由误差检测器107的增益和转发模块163的增益共同做出贡献，反馈信号112等于误差输入信号114乘以开环增益113(A)和反馈模块的增益(3)105。反馈信号112可以被写成如下，V产(VrerVf)*A*0等式1反馈信号可以从等式1被求得为Vf=Vref*AP(l+Ae)等式2这样，反馈信号U2将在仅当AP是无穷大的时候等于基准信号110。为了保证反馈信号112真实地锁定基准信号110，闭环增益必须无穷大并且当闭环增益无穷大时无论闭环增益的极性为何。由于对第一顺序线性等式有两个解，闭环增益的极性的不相关表示了等式2的不稳定特性。有两种方法产生反馈控制环路的无限大闭环增益，一种方法是如图6所示，通过使用线性误差检测器101来产生线性误差输出，然后具有无限大增益的放大器130将线性误差输出117转变为双极性判决输出123，另一种方法是如图5所示，通过使用非线性误差比较器118直接产生双极性判决输出123。OPAMP通常被用作具有无限大增益的放大器130，因为构成为有源积分器的OPAMP可以容易地产生无限大DC增益；但是，OPAMP是要求大量电路并消耗更多电流的线性装置。这样，使用非线性误差比较器118的方案通常是提供无限大增益的更简单和更好的选择，从而图5中的设计对于非线性反馈控制环路是较佳的设计。非线性误差比较器118可以仅产生两种数字状态的判决输出123，H状态或L状态，无论误差输入114的量为何。由于非线性误差比较器118的判决输出123在即使误差输入114的振幅从0线性增长到无限大时也保持不变，为了保持不变的输出，必须产生与1/(误差输出)成正比的非线性误差比较器118的有效增益。结果是，当误差输入114为零时，非线性误差比较器118的增益接近于无限大。当理想的非线性反馈控制环路非常好地锁定本地反馈信号112为基准输入信号110时，最终误差校正输出115应该保持不变的DC来产生稳定的反馈信号112，该反馈信号112总是等于基准输入信号110;由于对于非线性误差比较器118或者线性误差检测器101的两个输入信号，一个来自基准输入110而另一个来自反馈输入112，均被锁定并一直相等，所以不再需要进一步对反馈模块105的校正，误差输入信号114总是为零。结果是，我们可以通过在误差输入114为零时为环路提供无限大环路增益，诸如使用非线性误差比较器118，或通过以来自零误差输入114的不变的DC为环路提供无限大DC增益来产生有限最终误差校正输出115，诸如使用构成为有源过滤器的OPAMP，从而保持环路的锁定状态。图5中使用的非线性误差比较器118和图6中使用的带具有无限大增益的放大器130的线性误差检测器101能提供我们所需的无限大增益，来支持非线性反馈控制环路116和120。具有无限大闭环增益的线性反馈控制环路100变成如图5和6所示的非线性反馈控制环路116和120。变成非线性反馈控制环路的理由是因为至反馈模块105的最终误差校正输出115将仅具有两种稳定的数字状态，H或L，如图7所示。如图7所示的至反馈模块105的最终误差校正输出115的传输特性，通过在非线性反馈控制环路被打开时比较非线性误差比较器118或线性误差检测器IOI的两个输入信号中每个输入信号的单个事件而获得。对于如图5所示的使用非线性误差比较器118的非线性反馈控制环路116的设计，由于非线性误差比较器118将永远保持在当前状态直到误差输入信号114的极性改变，非线性误差比较器118的判决输出123将在误差输入信号114为正时保持H，在误差输入信号114为负时保持L，无论误差输入信号114有多大或多小。当非线性误差比较器118在比较来自两个输入的单个事件时，由于非线性误差比较器118的判决输出123将永远保持H或L状态，在非线性反馈控制环路116中没有什么阻止非线性误差比较器118来防止它将最终误差校正输出115驱动至供电轨(rail),这样，环路U6变成了非线性反馈控制环路。对于如图6所示使用带具有无限大增益的放大器130的线性误差检测器101的非线性反馈控制环路120的设计，放大器130的判决输出123将在误差输入信号114为正时永远保持H，在误差输入信号114为负时永远保持L，最终误差校正输出115的输出也是这样，就像非线性误差比较器118产生的最终误差校正输出115—样。如前所解释的，线性反馈控制环路100的最终误差校正输出115的传输特性是线性的，这样最终误差校正输出115根据误差输出114的极性和大小线性地产生，非线性反馈控制环路116和120的最终误差校正输出115的传输特性是二进制的，是根据误差输入信号114的极性以两种数字状态产生的。如图3所示的线性反馈控制环路和如图7所示的非线性反馈控制环路的传输特性，通过比较非线性反馈控制环路打开时非线性误差比较器118和线性误差检测器101的两个输入中的每个输入的单个事件而获得，这样，在理论上我们可以通过简单地提供单个输入信号给基准输入110和反馈输入112并检查最终误差校正输出115来辨别反馈控制环路是线性还是非线性。如果最终误差校正输出115能够仅处于正供电轨(positivepowerrail)或负供电轨(negativepowermil),那么环路必定是非线性反馈控制环路；如果最终误差输出115能够处于除正供电轨或负供电轨之外的任何电平，那么它必定是线性反馈控制环路。明显地，线性反馈控制环路100的最终误差校正输出115将无法达到正供电轨或负供电轨。遗憾的是，如果产生和保持最终误差校正输出115的环路过滤器周围有漏电流，那么不管该漏电流多小，如果给予足够的时间，该漏电流就能推动最终误差校正输出115达到供电轨中的任一个;或如果线性误差检测器101的线性动态范围是如此小，以致线性误差检测器101即使具有大的误差输入114也容易饱和。结果，如果给予足够的时间或者足够大的误差输入信号114，线性反馈控制环路100能实际变成非线性反馈控制环路。另一方面，如果非线性反馈控制环路的工作频率是如此高，以致判决输出123和最终误差校正输出115由于装置的压力变化率限制而没有机会达到供电轨，则非线性反馈控制环路将变成线性反馈控制环路。这样，如果给予足够多的时间或者误差输入信号114足够大，线性反馈控制环路就能够变成非线性反馈控制环路，并且如果给予的时间较少，则非线性反馈控制环路能够变成线性反馈控制环路。结果，当为反馈控制环路检查和产生如图3和7所示的传输特性时，我们应该应用时间限制以及误差输入信号114上的限制。时间限制应该适合环路的实际操作频率，并且误差输入信号114应该是系统中能够产生的实际最大误差输入信号。除非在执行最终误差校正输出115的测量过程中采用合适的时间限制和误差输入信号114上的限制，否则我们将不能正确判定反馈控制环路类型。因为反馈控制环路在各种情况下表现非常不同，因此，当操作或设计反馈控制环路时判定反馈控制环路是线性还是非线性是非常重要的。线性反馈控制环路对环路过滤器使用小电容并工作在较低的比较频率是尤其危险的，因为小电容将不能保持环路过滤器充电太长时间，最终误差校正电压115可以在校正结束后快速地充放电，并且线性反馈控制环路能不被察觉地变成非线性反馈控制环路。如图5所示的非线性反馈控制环路由三个模块构成，非线性误差比较器118，转发模块163和反馈模块105。在基准输入信号110和反馈模块105的反馈信号112之间的差值的基础上，非线性误差比较器118产生具有两种数字状态H或L的判决输出123。我们也可以将非线性误差比较器118的判决输出123的两种数字状态以两种极性描述为正输出或负输出。判决输出信号123的极性由误差输入信号114的极性决定，该误差输入信号114也是基准输入信号110和来自反馈模块105的反馈信号112之间的差值。如果误差输入114是正的，则非线性误差比较器118的判决输出123将是H，如果误差输入114是负的，则非线性误差比较器118的判决输出123将是L。非线性误差比较器118的判决输出123只能受到误差输入信号114的极性的影响，而不受误差输入信号114的振幅的影响。非线性误差比较器118与线性误差检测器101大不相同。对于如图6所示的线性误差检测器101，处于线性误差检测器101的输出的误差输出信号117的极性和振幅受到误差输入信号114的极性和振幅的影响。结果，我们需要具有无限大增益的放大器130来将来自线性误差检测器101的误差输出信号117转换成双极性数字判决输出123。这样，带具有无限大增益的放大器130的线性误差检测器101有效地成为非线性误差比较器118。结果，非线性反馈控制环路120也能够如图6所示的四个模块构成，包括线性误差检测器IOI，具有无限大增益的放大器130，转发模块163和反馈模块105。在经过转发模块163后，判决输出123变成最终误差校正输出115来控制反馈模块105。然后，反馈模块105将产生校正后的反馈输出信号112回到非线性误差比较器118和线性误差检测器101来关闭环路。当基准信号110比反馈信号112大时，非线性误差比较器118和线性误差检测器101将产生正的判决输出123，使得反馈模块105增大反馈信号112来降低基准输入信号110和反馈信号112之间的差值。当基准信号110比反馈信号112小时，非线性误差比较器118和线性误差检测器101将产生负的判决输出123，使得反馈模块105减小反馈信号112来减小基准输入信号110和反馈信号112之间的差值。非线性反馈控制环路的反馈校正将永远继续，即使当非线性误差比较器118和线性误差检测器101的两个输入信号相等以及由于固有噪声和判决输出123仅处于H状态或L状态的事实而误差输入信号114为零。结果，非线性反馈控制环路116和120的反馈信号112将不再真正地等于基准输入信号110。而是，由于固有宽带噪声，反馈信号112将总是随机地在基准输入信号110的附近震荡。相反，当环路被锁定时，第一顺序线性反馈控制环路100的误差输入信号114将很小。对于第一顺序线性反馈控制环路，由于需要有限误差输入信号114来产生反馈信号112，线性误差检测器101的两个输入信号将不再真正地相等。理解闭环增益为无限时闭环增益的极性是不相关的这一事实真的很困难。这怎么可能？闭环增益的极性不相关的理由是因为当闭环增益为无限时，反馈控制环路变成非线性反馈控制环路120和116，并且由于包括来自非线性反馈控制环路的所有组件的传播延迟和潜伏延迟的固有环路延迟，该环路将振荡。为了看看为什么非线性反馈控制环路振荡，我们需要理解如图8所示的非线性反馈控制环路116和120的捕捉特性。在该图中，水平轴代表时间，第一垂直轴是误差输入信号114，代表基准信号110和反馈信号112之间的差值，由实线表示，第二垂直轴代表二进制判决输出123，由虚线表示。在捕捉过程开始时，非线性反馈控制环路116和120不被锁定，两个输入信号之间的差值很大。假设在捕捉过程开始时基准输入信号110比反馈信号112大很多，这样，判决输出123在捕捉过程开始时是正的，以使反馈模块105增大反馈信号112来降低基准信号110和反馈信号112之间的差值。当两个输入信号之间的差值减小，最后两个输入信号将在t-TQ552时相等。理想地，恰在穿过时间TQ552时，反馈模块105的校正应该立即停止；但是，由于非线性反馈控制环路116和120的判决输出123可以仅处于两个数字状态中的H或L，并且对于环路的组件存在固有传播延迟和潜伏延迟，所以即使穿过Tc552后判决输出123将保持H，以继续使反馈模块105增大反馈信号112,这样在t=TQ552后，基准信号110和反馈信号112之间的差值将变成负的。结果，判决输出123将立刻变负；但是，由于固有环路延迟时间，判决输出123仅能够在环路延迟时间过了t=TA554之后变成负的，并且在t=To552之后环路总是继续推动反馈模块105进入错误的方向，直到总的环路延迟时间TA554最终结束。在1=1\554，判决输出123最终被转换为负，以使得反馈模块105减小反馈信号112。环路将开始校正已经在t=To552和t=TA554之间期间内造成的错误。假设非线性误差比较器118和具有无限大增益的放大器130以相同的比率调大(pumpup)或者调小(pumpdown)最终误差校正输出115，仅仅修正在环路延迟时间期间已经造成的错误将花费环路与TA554相等的时间。在时间大约近似于两倍TA554的1^560时间修正了错误后，现在误差输入信号114将几乎在为零的判决阈值164附近，非线性误差比较器118和线性误差检测器101可以进行新的判决以在任何时刻变换其输出的极性，新的判决容易地被噪声影响。再一次，由于环路延迟时间，判决输出123在新的判决于1=乃560时作出后将不会立即改变方向以校正反馈信号112，而是，当环路延迟时间最后结束时，判决输出123将继续减小反馈信号112直到t-Tc562。结果，当环路在T!560和Tc562之间的环路延迟期间内推动反馈模块105进入错误方向时，在T,560和Tc562之间反馈信号112将继续被减小。然后相同的行为将被其自身重复。结果，对于非线性反馈控制环路116和120，判决输出123将一直在正负之间振荡，改变判决输出123的极性的时间由非线性误差比较器118和线性误差检测器101的判决阈值164附近的噪声来确定，改变判决输出123的极性的时间对每个振荡周期都将是不同的。非线性反馈控制环路116和120的转发模块163通常由低通滤波器构成，以减小来自非线性误差比较器118和具有无限大增益的放大器130的带有噪声的数字判决输出123，从而变成反馈模块105的最终误差校正输出115。结果，跳跃的判决输出123将引起最终误差校正输出信号115线性地斜升和斜降。最终误差校正输出115的斜波将改变非线性误差比较器118和线性误差检测器101的判决阈值164附近的噪声随机确定的方向，并且最终误差校正输出115的斜波将在每个振荡周期的不同时间改变方向，这样，非线性反馈控制环路116和120将产生由最终误差校正输出115上的任意斜波调制的反馈输出信号112。然后，反馈输出信号112将随机地在基准输入信号110附近斜升和斜降，这就是期望的展布频谱时钟输出信号109。固有的环路延迟时间将引起非线性误差比较器118和线性误差检测器101出错，以推动最终误差校正输出115在半个振荡周期进入错误方向，这样，它需要另外半个振荡周期修正在环路延迟周期期间造成的错误。结果，最终误差校正输出115的斜波上的调制信号的每个振荡周期由两个近似相等的部分贡献，在环路延迟期间由不正确的判决输出123贡献，在环路延迟时间结束时由正确的判决输出123贡献。当闭环增益的极性被转换，非线性误差比较器118和线性误差检测器101仍将在半个振荡周期出错。但是，在非线性误差比较器118和线性误差检测器101出错的半个振荡周期中，非线性误差比较器118和线性误差检测器101实际上将错误地促进最终误差校正输出115进入正确的方向，当环路延迟时间期间结束时，非线性误差比较器118和线性误差检测器101将开始作出一个正确的判决来促进最终误差校正输出115进入错误的方向。结果，当闭环增益是无限大时，无论闭环增益的极性是什么。非线性反馈控制环路将总是在振荡周期的一半时间产生正确的最终误差校正输出115，并在振荡周期的另一半时间产生错误的最终误差校正输出115。如图8所示，第一顺序非线性反馈控制环路116和120的振荡将引起最终误差校正输出115斜升或斜降以调制反馈模块105，反馈信号112将由环路的振荡调制。如图8所示，第一顺序非线性反馈控制环路120和116的捕捉特性可以被划分为两个阶段，捕捉阶段542和振荡阶段564。一旦误差输入信号114第一次为零，环路将进入振荡阶段564。尽管当非线性反馈控制环路120和116运行于振荡阶段564时，闭环增益的极性对于非线性反馈控制环路120和116不相关，闭环增益的极性仍必须在捕捉阶段542被校正，否则，非线性反馈控制环路120和116将不再进入振荡阶段564，并将始终处于H,或L状态。非线性反馈控制环路120和116总是需要一个基准输入信号110以开始振荡，环路120和116将从基准输入信号110产生已调制的反馈输出信号112。没有基准输入信号110，非线性反馈控制环路116和120的最终误差校正输出115将始终处于L状态。有了基准输入信号110，非线性反馈控制环路116和120将开始振荡，振荡周期将由总环路延迟时间确定，非线性反馈控制环路116和120的振荡信号将被非线性误差比较器118和线性误差检测器101的判决阈值164附近的环路116和120内部宽带噪声影响，这样，调制信号的每个周期的开始点和结束点由噪声确定并且是不同的。相反，线性反馈控制环路100的振荡仅能想到产生精确的-1的闭环增益的频率，当线性反馈控制环路100振荡，它不要求任何基准输入信号110，如果不是不可能，由于在很宽的带宽之上保持-1的闭环增益通常是很困难的，所以振荡是窄带的。非线性反馈控制环路116和120的振荡实际上是宽带的。这是因为，由于非线性反馈控制环路116和120的固有噪声，最终误差校正输出115的斜波将改变方向以随机调制反馈模块105。最终误差校正输出115的斜波将在调制信号的每个周期的不同时间改变方向。非线性反馈控制环路116禾P120的振荡的带宽由环路滤波器的带宽确定。尽管非线性反馈控制环路116和120的振荡频率由非线性反馈控制环路116和120周围的总延迟时间确定，但振荡的扩展主要由环路过滤器确定。非线性反馈控制环路116和120的振荡行为也由非线性误差比较器118和线性误差检测器101的判决阈值164的特性确定。如果非线性误差比较器118和线性误差检测器101的判决阈值164是精确而不模糊的，那么反馈信号112已经使误差输入信号114跨越判决阈值164后，最终误差校正输出115的斜波仅能使非线性误差比较器118和线性误差检测器101改变判决输出123的极性。由于误差输入信号114必须跨越非线性误差比较器118和线性误差检测器101的判决阈值164以触发判决输出123的改变，最终误差校正输出115必须倾斜更长或者至少与精确的环路延迟时间周期内的斜波时间相同，以用精确的环路延迟时间周期内造成的至少相同量的误差来校正反馈信号112。结果，最终误差校正输出115的第二斜波时间周期将很有可能比第一斜波维持更长，最终误差校正输出115的第三斜波时间周期也很有可能比第二斜波维持更长。同样地，每个后续的斜波将都很可能比前一个斜波维持更长时间，所以，最终误差校正输出115的斜波的周期很有可能始终一个周期比一个周期更长。如果非线性误差比较器118和线性误差检测器101不精确，并且具有一个很大的不确定窗口，那么来自非线性误差比较器118和线性误差检测器101的判决输出123将突然地改变极性，只要误差输入信号114落入不确定窗口内。非线性误差比较器118和线性误差检测器101的输出可以为H，即使误差输入信号114仍然为负，并且可以为L，即使误差输入信号114仍然为正。由于非线性误差比较器118和线性误差检测器101的下一个判决输出123仍然是错误的可能性较低，因此这些错误的判决通常是比较短期的，所以当误差输入信号114在不确定窗口内时，非线性误差比较器118和线性误差检测器101的输出能在H和L之间快速地跳动。结果，带不确定判决窗口的非线性误差比较器118和线性误差检测器101能产生大量草率、带有噪声和错误的判决输出123，并且最终误差校正输出115将不易生成，因为这些错误的判决将互相抵偿，也因为最终误差校正输出115的每个斜波不需要比前一个斜波维持更长时间以使非线性误差比较器118和线性误差检测器101改变判决输出123。只要误差输入信号114在不确定窗口内，非线性误差比较器118和线性误差检测器101就能改变判决输出123。相反，对于不带有模糊判决的精确的非线性误差比较器118和线性误差检测器101，误差输入信号114必须总是跨越判决阈值164以使得非线性误差比较器118和线性误差检测器101改变判决输出123。结果，带有很大不确定窗口的非线性误差比较器118和线性误差检测器101产生最终误差校正输出115来调制反馈模块105就更难了。在展布频谱时钟输出109上展布的效果完全地依赖于最终误差校正输出115上的调制波形来调制反馈模块105。理想地，最终误差校正输出115上的调制波形应该在振幅、频率和相位上是随机的。只有具有随机振幅、频率和相位的调制信号可以产生展布频谱时钟输出的最大可能的扩展损耗。该理想的调制波形直到现在都非常难产生。接下来的最好的选择是在最终误差校正输出115信号上的确定的调制信号的顶部上产生具有随机振幅、频率和相位的调制信号。这个方案的效果完全依赖随机信号的振幅和确定的调制信号的振幅之比。效果最小的选择是使用最终误差校正输出115上的固定的确定调制信号，这也是最普遍的技术。所以非常明显，我们设计具有非线性反馈控制环路116和120的理想展布频谱时钟发生器的目标是控制最终误差校正输出115上的调制波形，这样，调制信号变得在振幅、频率和相位上尽可能随机。最终误差校正输出115上的成长的调制信号能容易地为展布频谱时钟发生器产生理想的展布，因为调制信号的成长不能永久持续，并且在某一个时间点，成长过程不能被复位或停止。如果产生过程被停止，由于环路固有噪声，最终误差校正输出115上的调制信号将在某一值波动。由于最终误差校正输出115上的调制信号的振幅仅在某一范围内波动，时钟的展布将不会理想。如果最终误差校正输出115上的调制信号的成长过程被复位，那么新的成长过程可以从小振幅再次重新开始；结果，最终误差校正输出115上的调制信号的振幅、频率和相位能变得完全随机。成长的调制信号，其在最终误差校正输出115上被规则地随机地复位，可以在最终误差校正输出115上产生理想的调制信号，以调制反馈模块105，从而产生理想的展布频谱输出信号112。最终误差校正输出115上的调制信号的成长由两个因素确定。第一个因素是如前所解释的判决阈值164的准确性和精确性。第二个因素是最终误差校正输出115上的斜波的斜率。如果最终误差校正输出115上的斜波的斜率比较小，环路延迟时间周期内反馈信号112的改变可以比判决阈值164周围的随机噪声量更小。结果，判决阈值164能容易地清除环路延迟时间周期内反馈信号112的改变；那么最终误差校正输出115上的调制信号的成长将是困难的。为了产生最终误差校正输出115上成长的调制信号，我们需要增大最终误差校正输出115上的斜波的斜率，这样，反馈信号112将产生比判决阈值164周围的噪声引起的不确定更大的改变。判决阈值周围的噪声量与环路延迟周期内发生的改变量之比确定最终误差校正输出115上的调制信号的成长是否将继续足够长以产生复位信号来复位最终误差校正输出115上的调制信号。如PCT申请"到达时间锁环"所详细解释的，对于跟随两个变量的第二顺序反馈控制环路，诸如到达时间锁环或PLL，开环增益和反馈模块乘积确定环路能过快地操纵反馈信号112或者反馈信号112旋转地多快。第二顺序非线性反馈控制环路的捕捉特性与上述的第一顺序非线性反馈控制环路的捕捉特性稍微不同，第二顺序非线性反馈控制环路的捕捉特性将在非线性到达锁环的部分被讨论。对于大多数应用，线性反馈控制环路100是我们所需要的全部。线性反馈控制环路100可以帮助我们调节噪声输入信号或者减小系统的波动。线性反馈控制环路100可以从噪声源向我们提供干净的信号。线性反馈控制环路100的应用在我们的日常生活中到处可见。但是，非线性反馈控制环路120和116的概念相对较新，并与线性反馈控制环路100正相反。非线性反馈控制环路120和116总是不稳定，它能从干净稳定的基准信号110向我们提供不可预测的反馈信号112。非线性反馈控制环路116和120曾经对我们没有用，直到现在，当展布频谱技术普遍用于帮助电子产品满足FCC规则。由于其不稳定的状态和固有宽带随机噪声的可用性，非线性反馈控制环路116和120是产生具有随机调制的真实展布频谱时钟信号的最好的方法。对于如图5所示使用非线性误差比较器118的非线性反馈控制环路116或者如图6所示使用带具有无限大增益的放大器的线性误差检测器101的非线性反馈控制环路120以产生具有如图7所示的传输特性的最终误差校正输出115，由于系统的增益能够通过相对于系统的输入取系统的输出的导数而获得，我们通过相对于误差输入信号114的导数取如图7所示的最终误差校正输出115的导数，能标出非线性反馈控制环路116和120的增益，结果在图9中被标示。由于非线性反馈控制环路116和120只能在误差输入信号114的+Ae201的非常小的范围内产生正环路增益，非线性反馈控制环路116和120将总是产生跟随+/-e201的小误差范围内的基准输入信号110的反馈信号112。e201的大小完全由系统的噪声带宽确定。反馈信号112将总是在+/-e201的小误差范围内在基准信号IIO周围波动。由于无论误差输入信号114的大小，非线性误差比较器118只能产生H状态或者L状态的输出，因此非线性误差比较器118可以不被看作具有无限大增益的线性误差检测器，非线性误差比较器118的输出可以被命名为判决输出123以更好地描述其双极性特性。结果，反馈模块105将总是被推入一个路线或被拉入另一个路线，到反馈模块105的最终误差校正输出115将总是斜升或斜降，系统116和120将不再稳定。尽管使用如转发模块163的较大时间常数的环路过滤器能够防止非线性误差比较器118和线性误差检测器101快速校正反馈模块105，因为+/-e201的误差范围很小，使得环路的噪声带宽很小，非线性反馈控制环路116和120可以实际上像线性反馈控制环路100—样产生稳定的反馈信号112;但是在本质上，非线性反馈控制环路116和120仍是不稳定的。由于非线性反馈控制环路116和120的环路增益是无限大的，反馈信号112将总是如等式2所示精确地跟随基准输入信号110。这一独特特征使得非线性反馈控制环路116和120很吸引人，并且使得非线性反馈控制环路116和120大大优于线性反馈控制环路100。例如，线性自动频率控制电路(AFC)不会在相同的频率上产生反馈信号112作为基准输入信号110，但是非线性频率锁定环可以容易地做到这一点，就像规则的第二顺序到达时间锁环。由于非线性频率锁定环是需要仅跟随一个单个变量的第一顺序环路，与第二顺序到达时间锁环相比，将花费非线性频率锁定环更少的时间来获得和锁定基准信号110。由于信号具有三个独立的变量，振幅、频率和相位，我们能够通过调节三个独立变量中的任何一个来产生第一顺序非线性反馈控制环路116和120。或者，我们能通过调节调节信号的到达时间来产生第二顺序非线性反馈控制环路。结果是，有四种不同的方法使用非线性反馈控制环路从稳定的基准输入信号110来产生展布频谱时钟信号。由于能通过使用非线性误差比较器118或线性误差检测器101两种不同的方法来建立非线性反馈控制环路，因此通过使用非线性反馈控制环路对于展布频谱时钟发生器总共有八种不同的设计。由于非线性误差比较器118的原理和带具有无限大增益的放大器的线性误差检测器IOI的原理是相同的，由于其简单，我们将只陈述使用非线性误差比较器118的设计，除非使用线性误差检测器101的设计会产生不同的结果。非线性振幅锁环作为展布频谱时钟发生器的使用非线性振幅比较器139的非线性振幅锁环135的框图可以如图10所示作为第一实施例。非线性振幅锁环135由非线性振幅比较器139，可变增益放大器137，环路滤波器106和振幅限制放大器131四个模块构成。非线性振幅比较器139比较反馈信号112的振幅和固定基准电压125。如果反馈信号112的振幅小于基准参考电压125，非线性振幅比较器139将发出H输出以增大可变增益放大器137的增益；如果的振幅反馈信号112大于固定基准电压125，非线性振幅比较器139将发出L输出以减小可变增益放大器的增益。由于从非线性振幅比较器139产生判决输出123直到非线性振幅比较器139的输入端的反馈信号112的振幅被更新需要花费时间，因此，可变增益放大器137将总是被过度校正，并且来自非线性振幅比较器139的判决输出123的振荡是不可避免的。在通过环路滤波器106后，来自非线性振幅比较器139的数字判决输出信号123变成模拟最终误差校正输出115以调制可变增益放大器137。可变增益放大器137的增益将总是由最终误差校正输出115调大或者调小，并且可变增益放大器137的增益改变调节方向的时间依赖于非线性振幅比较器139的判决阈值164周围的环路内的噪声。非线性振幅比较器的判决阈值164由固定基准电压125确定。由于非线性振幅比较器139的判决阈值164周围的小噪声能触发该非线性振幅比较器139改变调整可变增益放大器137的方向，非线性振幅比较器139在每个振荡周期的相同时间不会改变方向。结果，可变增益放大器137的最终误差校正输出115将总是线性增大或减小以产生反馈输出信号112，其振幅总是增大或减小，并且反馈输出信号112的振幅改变调整方向的时刻是随机的。那么振幅限制放大器131能用于将反馈输出信号112的振幅变化转换为相位变化，这样振幅限制放大器131的输出是期望的展布频谱时钟信号109，其具有与基准输入信号110相同的频率，但展布频谱时钟信号109的相位总是在基准信号110的相位的头尾之间跳动。环路滤波器106的时间常数决定展布频谱时钟输出109的相位变化得多快，以及展布频谱时钟109的相位可以扩展多少。从非线性振幅锁环135产生理想的展布频谱时钟输出109是困难的，因为最终误差校正输出115上的调制信号的增长调制非线性振幅锁环135的反馈放大器137是受限制的，由于整个环路只能在相同的频率上被操作，并且，使用振幅限制放大器131通过AM-PM调制产生相位调制也效率很差，因为相位调制输出的范围有限。由于非线性振幅锁环135周围的传播延迟时间和潜在延迟时间相对较短，可变增益放大器137上的最终误差校正输出115的调制信号通常具有很高的频率以产生小相位扩展。有两种方法增大非线性振幅锁环135的相位扩展，通过使用作为非线性振幅比较器139的具滞后性的电压比较器，或者使用数字开关对非线性振幅比较器139的输出采样，这样非线性振幅比较器139的判决输出123只能以确定的比率被更新，较佳地以基准输入信号110的比率更新。使用作为振幅比较器139的具滞后性的电压比较器会防止判决输出123被改变地太快，这样，在判决输出123可以被转换之前，最终误差校正输出115必须使误差输入信号114跨越某个范围。由于判决输出123仅能以固定的比率更新，故使用数字开关对振幅比较器139的输出釆样是产生更长的环路延迟时间的更有效的方法，。一旦判决输出123被产生，它将保持在相同的状态，直到非线性振幅锁环135的振幅比较器139在下一个比较周期产生不同的结果。两个方案都能大大增加非线性振幅锁环135的环路延迟时间，并使到反馈模块137的最终误差校正输出H5上的调制信号慢下来以对展布频谱时钟输出109产生更多扩展。由于整个非线性振幅锁环135以相同的频率操作，对非线性振幅比较器139的输出采样是容易的。如图IO所示的非线性振幅锁环135与传统AGC电路非常相似，以从具大振幅波动的输入信号产生具有稳定振幅的输出信号。如图IO所示在AGC电路和展布频谱时钟发生器135之间唯一区别是基准输入信号110和环路滤波器106。对于AGC电路，基准输入信号110的振幅在波动，而环路滤波器106的时间常数取决于基准输入信号110的振幅波动的状态，通常是中等到较大，这样反馈信号112的振幅不会波动。相反，对于展布频谱时钟发生器135，基准输入信号110的振幅很稳定，环路滤波器106的时间常数通常较小，这样反馈输出信号112的振幅可以快速地并随机地波动。可变增益放大器137的传输特性通常是线性的,这样可变增益放大器137的增益由最终误差校正输出115的线性斜波线性地控制。具有线性可变增益放大器137的非线性振幅锁环135仅能对展布频谱时钟信号109产生随机相位扩展。由于信号相位等于频率信号在时间上的积分，频率扩展将总是比相位扩展提供更多的扩展。结果，从使用线性可变增益放大器137的非线性振幅锁环135产生的展布频谱时钟输出109的扩展与产生频率扩展的系统相比将是很小的。为了改进从非线性振幅锁环135产生的展布频谱时钟109的扩展，我们需要改进可变增益放大器137的传输特性。如果可变增益放大器137的传输特性是最终误差校正输出115的平方函数，而不是线性函数，那么最终误差校正输出115上的线性斜波将从可变增益放大器137产生反馈信号112，其振幅根据时间的平方函数变化。由于在时间周期上具有线性频率的斜波信号的加速相位变化与时间的平方函数成正比，具有平方函数传输特性的可变增益放大器137可以有效地改进非线性振幅锁环135的展布频谱时钟输出109的扩展，从相位扩展到频率扩展，并显著地改进扩展的效果。非线性到达时间锁环使用具有非线性到达时间比较器的基本非线性到达吋间锁环的展布频谱时钟发生器150的框图如图11所示作为第二实施例，使用具有线性到达时间检测器和具有无限大增益的放大器的基本非线性到达时间锁环的展布频谱时钟发生器152的框图如图12所示作为第三实施例。基本非线性到达时间锁环150由三个功能模块组成，非线性到达时间比较器(148，169和189)、环路滤波器106和VCO108,基本非线性到达时间锁环152由四个功能模块组成，线性到达时间检测器(180，182，155和154)，环路滤波器106，具有无限大增益的放大器130和VCO108。基本非线性到达时间锁环150和152都很少用于展布频谱时钟发生，因为展布频谱时钟输出信号109的频率必须总是等于基准输入信号110的频率；但是，展布频谱时钟输出信号109的频率通常需要在大多数展布频谱时钟应用中是可调节的。为了满足这个要求，N路分频器111可以用于产生与基准输入信号110比较的低频反馈比较信号112，这样，展布频谱时钟输出信号FouTl09的频率是基准信号110的频率的N倍，并且展布频谱时钟输出信号109的频率可以被容易地改变。如图13和14所示的具有分频器的典型非线性到达时间锁环151和153，作为展布频谱时钟发生器产生展布频谱时钟输出信号109是更有用的。N路分频器111的使用也可以增加更多的传播延迟和潜在延迟到反馈信号路径，这样，到VCO的最终误差校正输出115上的调制信号的频率更低，并对展布频谱时钟输出信号109产生更多的扩展。典型非线性到达时间比较器148可以如图15所示作为第二实施例的第一补充实施例，其由四个模块构成，PFD132，补充PFD134，极性选择电路142和判决输出锁存器156。非线性到达时间比较器148的原理是使用PFD132和补充PFD134检测每个输入信号的到达并提供两个到达信号，由基准输入信号110的到达触发的PFD132产生的正到达信号以及由来自VCO的反馈信号112的到达触发的补充PFD134产生的负到达信号，供极性选择电路142选择。那么极性选择电路142选择第一到达信号作为最终极性输出信号144。一旦最终极性输出信号144被选择，在两个输入信号都到达后，最终极性输出信号144将被存入判决输出锁存器156以变成判决输出123，并且判决输出123将保持在相同的状态直到下一个比较周期产生不同的结果。当第一到达信号到达时，到达时间比较周期开始，当末尾到达信号到达时，其结束。在到达时间比较周期完成后，PFD132和补充PFD134都将被复位。复位信号128的存在指示到达时间比较周期的结束。由于最终极性输出信号144总是比复位输出信号128持续更长时间，使用复位输出信号128触发判决输出锁存器156可以是安全和精确无误的。当整个比较周期已经出现，末尾到达信号己经到达以及最终极性输出144已经被确定时，复位输出信号128产生。然后复位输出信号128可以安全地从判决输出锁存器156无误地时钟记录(clockout)最终极性判决输出144。延迟缓冲器158向判决输出锁存器156提供时钟信号需要的延迟，以确保判决输出锁存器156的安全触发条件不被破坏。延迟缓冲器158可以保证判决触发器159的时钟输入的上升边缘总是在极性输出信号144结束和复位信号128开始之间的约中途发生。在图15的设计中使用的两个PFD能合并在一起成为图16所示的混合PFD133，作为第二实施例169的第二补充实施例以节约一些硬件。因为尽管图15中的PFD132和补充PFD134各产生两个到达输出信号从而产生总共四个到达输出信号，但是四个到达输出信号中仅有两个需要供极性选择电路142选择，所以节约硬件是可能的。另外两个到达输出信号是多余的，而且可以被消除。由于PFD132和补充PFD134都可以被相同的输入信号触发，我们可以简单地将它们合并在一起而不影响互相的工作。具有非线性到达时间比较器169的非线性到达时间锁环150的最终误差校正输出115的传输特性可以如图17所示具有判决阈值164，其被定位在具有+/-(单逻辑门的传播延迟时间)160的不确定窗口的零到达时间差分点上。判决阈值164周围的不确定窗口由极性选择电路142的AND逻辑门136和OR逻辑门138之间的反馈设置引起。极性选择电路142的AND逻辑门136和OR逻辑门138可以做两件事情。首先，一旦最终极性输出信号144由第一到达信号表明，它可以阻挡末尾到达信号以防止它转换该最终极性输出信号144。当来自PFD132的正到达信号首先到达，AND门136的输出变成H，并且它将使OR门138变成H。同样地，当来自补充PFD134的负到达信号首先到达，OR逻辑门138的输出变成L，并且它将使AND136变成L。结果，一旦第一到达信号已经确定AND逻辑门136和OR逻辑门138的输出的状态，末尾到达信号就不能改变最终极性输出信号144。第一到达信号将确定极性选择电路142的最终极性输出信号144的极性，并且最终极性输出信号144将处于这样的方式直到到达之间比较周期末触发器被复位。在触发器复位之前，最终极性输出44也被保存进判决输出锁存器，作为判决输出123，并且判决输出123将保持相同的状态直到新的比较周期产生不同的最终极性输出信号144。第二，反馈设置提供最终极性输出信号144，其与来自PFD的触发器的到达输出信号持续一样长的时间，这样，最终极性输出信号144的时间周期将总是比两个输入信号之间的实际到达时间差更长。由于两个输入信号之间的到达时间差可以为从零到无限大之间的任何值，如果最终极性输出信号144具有实际上等于两个输入信号之间的到达时间差的时间周期，并且当两个输入信号之间的到达时间差接近于零时，对最终极性输出信号144计时是很困难的。幸运地是，由于来自PFD的触发器的到达输出信号总是比两个输入信号之间的到达时间差由延迟时间持续更长，该延迟时间等于来自复位输入的触发器的传播延迟时间和AND门126的传播延迟的和，触发器的到达输出信号被保证具有最小的时间周期，这样其被用作最终极性输出信号144是理想的。极性选择电路142内的反馈机制选择第一到达信号，由基准信号110的到达触发的常规触发器122的正到达输出或者来自VCO的反馈信号112的到达触发的补充触发器119的负到达输出，作为最终极性输出信号144。这样，最终极性输出信号144将具有最小的宽度，其等于来自复位输入的触发器的传播延迟与AND门126的传播延迟之和。通过该最小的宽度，最终极性输出信号144将由来自判决输出锁存器156的复位信号128更可靠地时钟记录。极性选择电路142的反馈机制仍然为非线性到达时间比较器169产生判决阈值164周围的+/-(单逻辑门的传播延迟时间)160的不确定窗口。这是因为当两个输入信号之间的到达时间差在单逻辑门的传播延迟时间之内时，AND逻辑门136和OR逻辑门138的输出不能完全阻挡末尾到达信号，使得极性选择电路142的最终极性输出144在最终极性输出信号144的整个周期内波动。在该不确定波动周期内，判决输出锁存器156的安全触发条件不在存在，判决输出锁存器156的输出变得随机，特别是当到达时间差接近判决阈值164时。判决阈值164周围的判决的随机性会带来更多草率、不正确的最终极性判决输出123。如图15所示的极性选择电路142包括额外的OR逻辑门140。该OR逻辑门140能将极性判决的不确定范围减小一半，因为只要基准输入信号110先到达，最终极性输出144将总是保持H。当基准输入信号110先到达，两个输入信号之间的到达时间差比单个逻辑门的传播延迟时间更少，AND逻辑门136和OR逻辑门138的输出仍将波动；但是，由于只要OR逻辑140的任何一个输入是H，OR门140的最终极性输出信号144就可以保持H，故OR门140的最终极性输出信号144将一直保持H。结果，如图15所示的极性选择电路142的判决阈值164以单个逻辑门的传播延迟时间的一半的量被转移到负的一侧，并且判决不确定被限制在o和-(单个逻辑门的传播延迟时间)160之间的到达时间差的范围内。当误差输入信号114在非线性误差比较器118和线性误差检测器101的判决阈值164周围的不确定窗口内时，判决输出123的随机性是展布频谱时钟发生器的来源。但是，当误差输入信号114在非线性误差比较器118和线性误差检测器101的不确定窗口内时，判决输出123的随机性只能影响转换极性判决输出123的时间，并且非线性误差比较器118和线性误差检测器101不应该产生不正确的极性判决输出123来影响最终误差校正输出115。但是在如图16所示的非线性到达时间比较器169的设计中，当误差输入信号114是负的时，判决输出123的极性可以是H;当误差输入信号114是正的时，判决输出123的极性可以是L。在如图15所示的非线性到达时间比较器148的设计中，尽管当基准输入信号IIO先到达时判决输出123会保证是正确的H状态，但是当基准信号110在来自VCO的反馈信号112之后到达时判决输出123可以是H或者L。在这两种情况下，非线性到达时间比较器148和非线性到达时间比较器169可以产生误差的判决输出123以影响最终误差校正输出115。为了克服图15和16所示的设计中的非线性到达时间比较器的判决输出123的精确性问题，如图18所示的新的非线性到达时间比较器189作为第二实施例的第三补充实施例出现。该新的非线性到达时间比较器由三个模块构成，混合PFD133，极性选择电路142和判决输出锁存器156。在该新的设计中，两个输出锁存器181和183由带有附加的AND门141和OR门140的极性选择电路142驱动以为极性输出锁存器181和183产生精确的最终极性输出信号144。OR逻辑门140的最终极性输出信号144将保持在缺省H状态直到来自VC0112的反馈信号先到达。同样地，AND逻辑门141的最终极性输出信号144将保持在缺省L状态直到基准信号110先到达。具有这两个附加的逻辑门，判决输出信号123的极性被保证总是精确的，并且将不产生有误差的判决输出123来影响最终误差校正输出115，即使极性选择电路142的最终极性输出信号144仍然在波动。当来自VCO的反馈信号112是导前(leading)的，并且非线性到达时间比较器189的两个输入信号之间的到达时间差比单个逻辑门的传播延迟小时，来自AND逻辑门141的最终极性输出信号144将保持在缺省L状态，这样，极性输出锁存器181被保证不产生输出，并且来自OR逻辑门140的最终极性输出144将在H和L之间波动。由于来自VCO的反馈信号112是导前信号，来自OR逻辑门140的正确最终极性输出信号144应该是L以激励拉电荷泵(sourcingchargepump)127。幸运的是，即使由于波动的判决的不确定性以及极性输出锁存器183产生有误差的H输出而不是正确的L输出，使得来自OR逻辑门140的最终极性输出144被不正确地时钟记录，由于仅来自极性输出锁存器183的L输出能够激活该灌电荷泵输出129，这个错误也仍然对判决输出123不产生误差。当基准输入信号110是导前的，并且非线性到达时间比较器189的两个输入信号之间的到达时间差比单个逻辑门的传播延迟小时，来自OR逻辑门140的最终极性输出信号144将保持在缺省H状态，这样，输出锁存器183被保证不产生输出，并且来自AND逻辑门141的最终极性输出信号144将在H和L之间波动。由于基准输入信号110是导前信号，来自AND逻辑门141的正确最终极性输出144应该是H以激励拉电荷泵127。幸运的是，即使由于波动的判决的不确定性以及极性输出锁存器181产生有误差的L输出，使得来自AND逻辑门141的最终极性输出信号144被不正确地时钟记录，由于仅来自极性输出锁存器181的H输出能够激励拉电荷泵输出127，这个错误也仍然对判决输出123不产生误差拉电荷泵。结果，当误差输入信号114从判决阈值164的正侧转向负侧时，非线性到达时间比较器189的判决输出123的极性被保证保持在H状态直到误差输入信号114已经跨越判决阈值164并进入负侧。误差输入信号114已经跨越判决阈值164后，判决输出123能在任何时刻随机地转到正确的L状态。同样地，当误差输入信号114从判决阈值164的负侧转向正侧，非线性到达时间比较器189的判决输出123的极性被保证保持在L状态直到误差输入信号114已经跨越判决阈值164并进入正侧。误差输入信号114已经跨越判决阈值164后，判决输出123能在任何时刻随机地转到正确的H状态。总之，当误差输入信号114正转过判决阈值164时，在误差输入信号114已经跨越判决阈值164后，非线性到达时间比较器189的判决输出123的转换将总是发生；但是在之前不会发生。相反，对于图15和16所示的非线性到达时间比较器148和169，当误差输入信号114在不确定窗口内时，判决输出123的转换能在任何时候发生。因此，如图18所示的非线性到达时间比较器189是不带模糊判决的、准确且精确的到达时间比较器，且是非线性到达时间比较器的最期望的设计。当极性选择电路142的最终极性输出信号144在波动，并引起非线性到达时间比较器189产生极性输出锁存器181或183上有误差的输出时，尽管这个误差是良性的，并且不产生判决输出123以影响最终误差校正输出115，非线性到达时间比较器189也不能产生正确判决输出123以影响最终误差校正输出115。换句话说，当极性输出锁存器181或83产生错误的判决输出时，非线性到达时间比较器189完全死掉(dead)。因此，由于当最终极性输出信号144在波动时极性输出锁存器181或183产生有错误输出的机会是50%，故非线性到达时间比较器189可以在误差输入信号114在判决不确定窗口内的一半时间是死掉。非线性到达时间比较器189的死区的有效尺寸等于判决不确定窗口的一半，并等于+/力2(单个逻辑门的传播延迟时间)160。具有非线性到达时间比较器189的第二顺序非线性到达时间锁环150的捕捉过程如图19所示。由于非线性到达时间锁环150是第二顺序环路，有两个被跟随的变量，频率和到达时间。第二顺序到达时间锁环的捕捉特性仅能以具有两个垂直轴的3-D图表表示，一个垂直轴表示频率的捕捉，另一个垂直轴表示到达时间的捕捉。非线性到达时间锁环150的捕捉过程可以被分成两个阶段，捕捉阶段542和振荡阶段564。因为在到达时间锁环的周期内将有许多周跳发生，因此捕捉阶段542可以被称为周跳542。假设来自VCO的反馈信号112的初始频率低于捕捉过程开始时基准信号110的频率，这样，初始频率差fQ530是正的。非线性到达时间比较器189在初始的大部分时间将发出正判决输出123以加快VCO108的频率以降低频率差。由于基准信号110—直行进地更快并更早地到达，故在周跳阶段542期间到VCO的到达时间校正输出大部分是H状态，这样，非线性到达时间比较器189的判决输出123大部分时间是H。由于在周跳阶段542期间两个输入信号之间的频率差被减小，周跳可以偶然地发生，并且当周跳发生时，非线性到达时间比较器189可以暂时地将判决输出123的极性转入负侧。由于在周跳阶段542期间基准信号110的频率总是比来自VC0112的反馈信号的频率快，在周跳阶段期间判决输出123变成负的持续时间总是非常短暂，这样，周跳不会影响信号的捕捉。当在时间为Tc552时发生来自VC0112的反馈信号的频率最终第一次变成与基准信号110的频率相等，捕捉过程进入振荡阶段564。在这个阶段，到达时间差和频率差的极性将一直在正负之间波动。在捕捉过程的开始，两个输入信号之间的频率差的极性在T。552时第一次变化时，两个输入信号之间的到达时间差可以是为0到来自VC0112的反馈信号周期之间的任何值。假设当频率差第一次在t=0552为零时，两个输入信号之间的到达时间差是正1\532，由于到达时间差仍然是正的，则非线性到达时间比较器189将继续产生H输出以加快来自VCO的反馈信号112来校正T￡532的到达时间差，T,532完全是随机的并且可以是在0到来自VCO的反馈信号112周期之间的任何值。结果，频率差将在t-0552后变成负的，使得现在来自VCO的反馈信号112比基准输入信号110更快。到VCO的最终误差校正输出115将继续使来自VCO的反馈信号112的频率上升，直到最后来自VCO的反馈信号112在TA554与基准信号110同时到达。在TA554后，由于总的环路延迟时间，VCO的频率将仍然继续被加速。当总的环路延迟时间结束时，来自VCO的信号112频率将仍然继续被加速，直到非线性到达时间比较器189的输入端的到达时间差最后在1=丁8556时越过判决阈值164并触发非线性到达时间比较器189改变判决输出123的极性。只有到这个吋刻，该时刻由非线性到达时间比较器189的判决阈值164周围的噪声确定，非线性到达时间比较器189现在将开始通过斜降到VCO的最终误差校正iH出115减小来自VCO的反馈信号112的频率。所以在非线性到达时间比较器189开始减小来自VCO的反馈信号112的频率之前，两个输入信号之间的到达时间差已经被过校正至少总环路延迟时间的量，并且非线性到达时间比较器189在另一个方向开始倾斜的时间完全由非线性到达时间比较器189的判决阈值周围的噪声决定。由于VCO的频率己经在t=0552和Tt=B556之间一直被加速以校正T\532的到达时间差，在1=^556时来自VCO的反馈信号112的频率比基准信号110的频率高很多，这样，来自VCO的反馈信号112将比基准信号110先到。结果是，到达时间差将保持在负侧，并且非线性到达时间比较器189的判决输出123的极性也转换到负侧。两个输入信号之间的到达时间差将实际上继续增大并变得更负，即使当频率差最终第二次变为零时在t二TB556和1560之间正被减小。这是因为来自VCO的反馈信号112在t=TB556和1=^560之间的整个期间总是比基准信号110更快，两个输入信号之间的到达时间差在这个期间仅可以成长为更负，并且到达时间差将在1=^560达到最高。在1=1^560，两个输入信号之间的频率差最终再次变为零，但是到达时间差是负的。由于到达时间差在非线性到达时间比较器189开始在t=TB556斜降最终误差校正输出115之前被过校正，所以在频率差第二次在t=T,560变为零时到达时间差将很有可能大于当频率差第一次在t=TQ552为零时的到达时间差Ts532。从时间t=TQ552到1=1^560，两个输入信号之间的频率差从零开始并再次以零结束，同时到达时间差从正的差开始，并以负的差结束，以弥补第一振荡周期。然后相同的过程自身将不断重复，每次频率差重又变成零，到达时间差的极性将在正和负之间交替，并且在每个振荡周期开始吋到达时间差的量很有可能稍微上升。振荡周期开始时新的频率同步点处到达时间差增长的量等于总环路延迟时间期间发生的到达时间变化和由判决阈值164周围的噪声引起的随机到达时间误差的总和。如果总的环路延迟时间足够长以引起到达时间较大的变化，该变化比由判决阈值164周围的噪声引起的随机到达时间误差大得多，那么，在每个新的振荡周期开始时到达时间差将一个周期比一个周期保持增大。如果在环路延迟时间期间的到达时间变化比由判决阈值164周围的噪声引起的随机到达时间误差小，那么在每个新的振荡周期开始时到达时间差将不可能增大反而会简单地波动。这样，根据在环路延迟期间来自VCO的反馈信号112可以变化多少以及环路延迟时间多长，最终将每个新的振荡周期开始时的到达时间差稳定于以一定量振荡或者到达时间差变长以致112的整个周期被跳过，周跳发生。一旦发生周跳，在每个新的振荡周期开始时到达时间差将变得非常小，到达时间差成长的整个过程将自身重复。当来自VCO的反馈信号112发生周跳，由于在每个新的振荡周期的到达时间差从零到一定值变化，最终误差校正输出115上的调制信号的每个周期将是非常不同的。随着周跳的发生，具有非线性到达时间比较器189的非线性到达时间锁环150变成理想的展布频谱时钟发生器，因为时钟信号的调制的每个周期从随机振幅、频率和相位开始，并以另一个随机振幅、频率和相位结束。非线性到达时间锁环150是否可以变成理想的展布频谱时钟发生器完全取决于其生长到达时间差的量的能力，只要频率差在振荡阶段564期间变为零直到周跳发生。如前所解释的，生长到达时间差的量的能力完全取决于总环路延迟时间、判决阈值164周围的噪声以及VC0112的转换率。如果非线性到达时间比较器的判决阈值是精确而不模糊的，非线性到达时间锁环150可以容易地生长到达时间差的量。由于判决的模糊，误差的判决可以互相抵消，这样很难生长到达时间差。在非线性到达时间比较器(148，169，189)改变最终误差校正输出115的斜波方向前，总的环路延迟时间允许非线性到达时间锁环150过校正到达时间差。结果，长的环路延迟时间可以保证到达时间差的生长。即使采用具有大的判决不确定窗口的非线性到达时间比较器(148和169)，只要总的环路延迟时间可以产生比判决不确定窗口更多的到达时间差，到达时间差的生长仍可以被支持。VCO的转换率决定频率变化的量，或者更精确地说是到达时间的变化，在固定延迟时间期间可以产生反馈信号112。如果在环路延迟期间到达时间的变化比噪声的不确定范围小，那么到达时间差的生长过程将不可产生，那么到达时间差的生长将在每个振荡周期开始时围绕一定值作简单地波动。由于非线性到达时间比较器(148，169和189)的响应时间很快，并且末尾到达信号一到达，就可产生判决输出123，所以非线性到达时间锁环150本身具有较短的传播延迟时间，其近似地等于两个触发器和三个逻辑门的传播延迟时间。非线性到达时间锁环150的潜在延迟时间主要由较慢的到达时间比较信号的周期决定，潜在延迟时间通常是总的环路延迟时间的支配因素。结果，因为到达时间比较器信号的频率通常很高，来自基本非线性到达时间锁环的展布频谱时钟输出信号109的频率扩展通常较小，CCD的反馈信号112的周跳将很难产生。因此，由于通过分频器111的更长的潜在延迟时间，典型的非线性到达时间锁环151是产生理想的展布频谱时钟输出109的更好的设计。由于在误差输入信号114转换越过判决阈值164时非线性到达时间比较器189不会太早地产生新的判决输出123，因此如果给予足够的时间，该非线性到达时间比较器I89可以容易地使最终误差校正输出115产生大的斜波，以使来自VCO的反馈信号112产生周跳。151的长环路延迟时间总是可以有效地使环路产生对反馈信号112的周跳。将更多的环路延迟时间加到非线性到达时间锁环150的最容易的方法是在反馈路径中增加分频器111。采用的最简单的分频器是使用自触发(self-toggling)触发器的同步二路分频器。不幸的是，对于我们使用的每个附加的同步二路分频器，潜在延迟时间也增加一倍，并且很难通过使用简单的二路分频器精确地获得期望的延迟时间。那么可编程分频器是个较好的解决方案。结果，非线性到达时间锁环151的反馈路径中的可编程分频器111可以变成展布频谱时钟发生器的可编程频率扩展控制器。我们可以容易地通过调节分频的量来调节频率扩展的量，当然我们也需要对基准信号110路径使用相同的可编程分频器，这样，当调节频率扩展时到达时间比较信号的频率保持相同。因此，可以容易地实现自动频率扩展控制系统。对非线性到达时间锁环150增加更多的环路延迟时间以增大展布频谱时钟输出的频率扩展的另一个可选方式是使用数字滤波器来延迟新的判决的产生。例如，我们能将来自非线性到达时间比较器189的每个判决输出123依次存储到N比特移位寄存器并使用N比特加法器对所有存储的判决求和。然后我们基于求和结果作出最后的判决。例如，如果当前最终判决是H，仅当求和结果变为0时我们将最后判决转换为L，如果当前最终判决是L，仅当求和结果变为N时我们将最终判决转换为H。通过这种方法，我们对判决的作出制造延迟，这样，仅在至少N到达时间比较周期已经发生后能够发生从H到L或者从L到H变化的新判决输出。我们可以调节移位寄存器或判决阈值的数量直到产生期望的总环路延迟时间。该技术允许我们对非线性到达时间比较器(148，169和189)使用高频比较时钟，并仍然允许我们以更小的幅度控制时钟信号的频率扩展。如图20到23所示的带具有无限大增益的放大器130的四个线性到达时间检测器可以被用作非线性到达时间锁环，以变成展布频谱时钟发生器152。线性到达时间检测器能产生误差输出信号117，该信号117的极性由先到达的信号确定，并且误差输出信号117将在两个输入信号之间的到达时间差确定的期间被激活，这样，当基准信号110先到达时，线性误差到达时间检测器的误差输出信号117将被激活(chargeup)，当来自VCO的反馈信号112先到达时，其将被去活(dischargedown)。由于误差输出信号117仅能在非常短暂的时间内处于激活状态，误差输出节点117上的寄生电容将误差输出电压117保持在当前电压直到下一个比较周期，故电荷泵输出驱动器必须提供足够的转换率以确保误差输出信号117能快速地上升。寄生电容的漏电流必须被控制，使得当电荷泵输出驱动器未被激活时，该漏电流不会产生误差输出电压H7。可能需要更大的电容来保持该误差输出信号117;但是，更大的电容将减慢电荷泵的转换率并可以产生死区。通过具有无限大增益的放大器130的帮助，在放大器130的输出端的判决输出123以及最终误差校正输出115能够仅处于H或L状态，环路变成非线性到达时间锁环152。使用线性到达时间检测器180，182，154和155以及具有无限大增益的放大器130的非线性到达时间锁环152的运行和捕捉特性实际上和使用非线性达到时间比较器148，169和189的非线性到达时间锁环150相同。如图20所示的到达时间检测器180有三个功能模块组成，混合PFD133，极性选择电路142和双端电荷泵输出149。混合PFD133为极性选择电路142提供两个到达信号供选择作为最终极性输出信号144以激活双端电荷泵149。使用单逻辑门，AND141和OR140，作为极性选择电路142，最终极性输出信号144的持续时间必然将总是等于两个输入信号之间的到达时间差。由于两个输入信号之间的到达时间差可以为0到无限大之间的任意值，最终极性输出信号144的持续时间也可以是O，这样双端电荷泵输出149将不会被激活直到两个输入信号之间的到达时间差比它需要克服双端电荷泵输出驱动器149的输入阈值的时间更长，并且对线性到达时间检测器180的误差输出117产生死区。如图21所示的线性到达时间检测器182的死区通过将AND逻辑门136和OR逻辑门138加入极性选择电路142中而被完全消除。这两个逻辑门将产生具有最小持续时间的最终极性信号144，该持续时间等于来自复位输入的触发器的传播延迟时间和AND逻辑门126的传播延迟的总和。最小持续时间通常足够长以克服电荷泵输出149的输入阈值，这样，死区不再存在。没有了死区，误差输入信号114一超过判决阈值164，来自到达时间检测器182的误差输出117就可以被激活。没有了死区，线性到达时间检测器182更精确并且是线性到达时间检测器和非线性到达时间比较器的所有设计中最好的。尽管死区可以增加非线性到达时间比较器和线性到达检测器的潜在延迟时间，但是死区是线性误差检测器和非线性误差比较器的不期望的状态，因为在这个期间没有输出产生。由于一个信号已经传播的相移的量等于传播的时间周期上的频率的积分，当频率是固定值时，相移的加速是时间的线性函数；当频率自身是时间的线性函数时，相移的加速将变成时间的平方函数，诸如具有斜波调谐电压的来自VCO的输出信号。结果，当最终误差校正输出115的转换将引起误差输入信号114越过判决阈值164时，在误差输入信号114越过判决阈值164之前，两个输入信号之间的相位误差以丁2的速率积累。在误差输入信号114越过判决阈值164之后以及在死区期间，由于没有输出从非线性误差比较器和线性误差检测器产生以增加或降低来自VCO的反馈信号112的频率，因此相位误差仅会以低速率T被积累。因此，在频率转换方向被改变之前，相位扩展的速率被减慢。没有死区的出现，相位误差将一直继续以f的相同更快速率积累，结果，没有死区的线性到达时间检测器和非线性到达时间比较器能产生更好更平均的扩展时钟输出109。因此死区的存在会使时钟频谱能量密度的平滑度变差，从而使得时钟能量可以具有峰值，并且扩展损耗可以变得更低。图22中所示的线性到达时间检测器154的设计与图20所示的设计非常相同，除了使用单端电荷泵输出驱动器146而不是双端电荷泵149。图23中所示的线性到达时间检测器155的设计也和图21中所示的设计非常类似，除了使用单端电荷泵输出驱动器146而不是双端电荷泵输出149。单端电荷泵146的使用不影响到达时间检测器以任何方式的工作。单端电荷泵输出驱动器要求两个输入信号，极性信号和使能信号。极性信号确定输出电流的极性，而使能信号确定多长时间激活输出电流。非线性锁相环非线性锁相环171的框图包括线性相位检测器170，环路滤波器106，具有无限大增益的放大器130和可变延迟电路172，如图24所示作为第四实施例。典型地，在大多数线性锁相环应用中，VCO通常被用作反馈模块105;但是，VCO的使用将使线性锁相环变成到达时间锁环，因为VCO可以同时改变反馈信号112的相位和频率，这样，反馈信号112的到达时间，而非相位，是可被误差比较器比较的变量。使用VCO作为反馈模块105的锁相环不再是锁相环！对于是纯锁相环的锁相环，可变延迟电路172应该被用作反馈模块105以控制反馈信号112的相移，整个锁相环系统仅可以以相同的频率被操作。这种纯锁相环作为延迟锁相环被熟知。产生非线性锁相环171的最简单的方法是使用如图24所示的带具有无限大增益的放大器130的线性相位检测器170。该线性相位检测器170可以多种方式被建立，而最简单的方法是使用如图25所示的异或门145作为模拟线性相位检测器。异或门145提供两个输入信号的乘积，在相位比较周期结尾时的该乘积的平均相位检测输出187指示如图26所示的两个输入信号之间的相位关系。当异或门145的两个输入信号之间的相位差是90度时，在相位比较周期结尾时平均电容(averagingcapacitor)188上的平均相位检测器输出电压187是零；当相位差越来越大于90度时，在相位比较周期结尾时平均电容188上的平均相位检测器输出电压187将变得越正；，当相位差越来越小于90度时，在相位比较周期结尾时平均电容188上的平均相位检测器输出电压187将变得越负。需要采样和保持电路185在相位比较周期结尾时产生平均误差输出电压117。而后，可采用非线性振幅比较器139检査平均误差输出117的极性，并确定两个输入信号之间的相位差是否大于90度或者小于90度。接着，由于非线性振幅比较器139仅能产生两种数字输出状态H或L的输出，可采用非线性振幅比较器139作为具有无限大增益的放大器130以产生判决输出123。非线性振幅比较器139也可以被OPAMP替代，OPAMP被构造为有源低通滤波器从而为环路提供无限大DC增益。如图25所示的线性相位检测器170非常容易理解和实施；但是，EXOR145的两个输入信号必须一直具有理想的50%的占空因数。50%占空因数的偏差(deviation)将产生平均电容188上的相位检测器输出187的净DC电压，这样，50%占空因数的偏差会影响相位比较的精确性。该模拟线性相位检测器170的另一个缺点是它要求很多线性组件并且在IC内占据很多空间。传统模拟线性相位检测器170的最严格的限制是它具有+A90度的小相位检测范围。因此，更好的相位检测器是非常需要的。如图27所示的新的数字线性相位检测器174被呈现以解决模拟线性相位检测器170由于异或门145带来的一些问题，作为第四实施例的第一补充实施例。新的数字线性相位检测器174由四个触发器和两个电荷泵组成。四个触发器分成两个专用PFD模块232和234。这些专用PFD模块不需要AND门来复位触发器。在常规PFD中，需要AND逻辑门产生用于触发器的复位信号，这样，在末尾到达信号最后到达时，两个触发器在比较周期结尾时被复位。不使用AND门但使用触发器的输出信号中的一个作为PFD的复位信号，我们使那个信号为末尾到达信号。对于PFD模块234，基准信号110总是所述末尾信号；对于PFD模块232，来自VCO的反馈信号112总是所述末尾信号。该新的数字线性相位检测器174的运行时序表可以如图28所示。由于反馈信号112是PFD模块232的复位信号，拉电荷泵127将在等于反馈信号112和基准信号110之间的相位差的时期内被激励。由于基准信号110是PFD模块234的复位信号，灌电荷泵(sinkingchargepump)129将在等于反馈信号112和基准信号110之间的相位差的时期内被激励。当反馈信号112落后基准信号110超过180度时，拉电荷泵127将上调平均相位检测器输出电压187的时期比灌电荷泵129下调平均相位检测器输出电压187的时期长，这样，平均相位检测器输出电压187在相位比较周期结尾处为正。当反馈信号112落后基准信号110少于180度时，灌电荷泵129将下调平均相位检测器输出电压187的时期比拉电荷泵127上调平均相位检测器输出电压187的时期长，这样，平均相位检测器输出电压187在相位比较周期结尾处为负。由于触发器被时钟输入的边沿启动，时钟的占空因素是不相关的，数字线性相位检测器174能检测如图29所示的所有+/-180度的相位误差。因而，数字线性相位检测器174是比使用异或门145的模拟线性相位检测器作为线性相位检测器170更好的设计。这种数字线性相位检测器174作为II型相位检测器被熟知。但是，在如前所述线性相位检测器170的模拟145和数字174的设计中，可以仅在相位比较周期结尾时进行相位误差的判决。这是因为在两种设计中，我们实际上使用了具有不同相位的两个基准信号110来测量反馈信号112的相位。在使用异或门145的模拟线性相位检测器的设计中，基准信号iio的上升沿和下降沿是相位基准，模拟线性相位检测器145的判决阈值164是基准信号110的上升沿和下降沿的中途。由于基准信号110的上升沿是0度，基准信号110的下降沿是180度，假设基准信号110具有理想的50%的占空因数；模拟线性相位检测器145的判决阈值164在相位上精确地是90度。在使用数字线性相位检测器174的设计中，当前基准信号110的上升沿和先前基准信号110的上升沿是两个基准信号。由于当前基准信号110的上升沿是360度，先前基准信号110的上升沿是0度，相位比较的判决阈值164是这两个信号的中途，并且在相位上精确地是180度。在两种设计中，不再明确产生相位比较的判决阈值164。仅在两个基准信号的输出被平均电容器188均分后，可以产生误差输出117的判决。结果，由于直到相位检测器的输出在相位比较周期结尾被均分时才作出判决，相位检测器145和数字线性相位检测器174需要较长的潜在延迟时间，并且带具有无限大增益的放大器130的模拟和数字线性相位检测器145、174是模拟相位比较器并要求采样和保持185在相位比较周期结尾时产生最终相位比较误差输出117。由于采样和保持电路185的采样时钟184决定相位基准，故该采样和保持电路185的采样时钟184可从基准信号110可以。采样时钟184也向非线性锁相环提供潜在延迟时间。如果我们可以通过使用非线性相位比较器176仅比较单个基准信号110和单个反馈信号112来确定相位，我们就可以改进模拟相位比较器的潜在延迟时间。非线性相位比较器176不是很普遍，因为它很难为相位比较定义相位基准。信号的相位与信号的其他特征是相当不同的。信号的相位仅在O度到360度内变化，并且信号的相位可以不同地解释。例如，落后另一信号B100度的信号A也可以被解释为在超前另一信号B260度的信号A。为了防止混淆，两个信号之间的相位差通常被限制为不超过180度，这样，在前述例子中，信号A可以被称为落后信号B100度。使用非线性相位比较器176作为展布频谱发生器166的非线性锁相环如图30所示，作为第五实施例。由于非线性到达时间比较器也能容易地检测两个信号之间的相位差，其被用于非线性相位比较器176是理想的。但是，我们需要清楚地定义非线性到达时间比较器的相位的范围，以使非线性到达时间比较器总是在进行相位比较之前被适当地复位。非线性相位比较器176的新的数字设计如图31所示作为第五实施例的补充实施例，能够以最小潜在延迟时间检测+/-180度的整个范围内的相位差，并可以完全由数字组件构成。该新的非线性相位比较器176如图32所示由两个非线性到达时间比较器190构成。在新的设计中，我们需要对两个非线性到达时间比较器190中的每个提供具有相反相位的两个复位时钟流。复位时钟应该基准信号输入110的下降沿产生，这样基准信号输入110的上升沿被准确地定位在复位时钟的两个边沿之间的中途，如图33所示。我们将这两个复位时钟称为偶数时钟199和奇数时钟192。当偶数时钟199是H，偶数到达时间比较器将保持缺省状态，而奇数时钟将是L，并且奇数到达时间比较器将产生相位比较的判决输出123;当奇数时钟192是H，奇数到达时间比较器将保持缺省状态，而偶数时钟将是L，并且偶数到达时间比较器将产生相位比较的判决输出123。偶数和奇数到达时间比较器将轮换产生相位比较的判决输出123，并且在给定的时间只有两个非线性到达时间比较器190中的一个可以产生判决输出123。在每个相位比较周期，基准输入信号110总是以180度相位到达，并且相位比较周期的开始总是为O度，而相位比较周期的结束总是为360度。有了两个复位时钟流，每个到达时间比较周期的相位可以被很好地定义，并且当新的相位比较周期开始时，非线性到达时间比较器190的两个触发器总是处于缺省状态，并且判决输出123将保持当前状态直到新的相位比较周期产生不同的结果。结果，我们己经清楚地对相位比较定义了相位基准的O度相位，180度相位和360度相位，这样，到达时间比较器可以在每个比较周期仅用来自两个输入信号中各输入信号一到达信号快速地产生相位比较判决输出123。如果反馈信号112引导总是以180度到达的基准输入信号110，基准输入信号110的到达将在其到达时把判决输出123立即转到L。否则，反馈信号112将在其到达时将判决输出123转到H。因此，非线性相位比较器176的设计是无模糊的相位比较器的精确的设计。然而，非线性相位比较器176的输出确实具有仅像非线性到达时间比较器189的死区那样的死区。为了消除死区，我们需要使用如图34所示的线性到达时间检测器178来替换非线性相位比较器176，作为第四实施例的第二补充实施例，因此，该设计是所有非线性相位比较器中最好的设计。该新的使用非线性到达时间比较器l卯的线性到达时间检测器178远优于线性相位检测器145和174的前两个设计，因为该新的线性相位检测器快速、精确，并且它能准确地用单个达到事件产生新的判决，没有任何模糊。它也能产生不带有死区的误差输出信号117，这样，误差输入信号一超过判决阈值164，就可以即刻作出判决，不再需要采样和保持电路185，这样线性相位检测器178的输出可以直接用作误差输出117。由于误差输出信号117由通常很小的寄生电容来保持，可能需要额外的电容来保持误差输出117，使得误差输出可以保持在相同的值直到下一个到达时间比较开始。可变延迟电路172的传输特性通常是线性的，所以反馈信号112的相位延迟由最终误差校正输出115的斜波线性地控制。有了线性可变延迟电路172，非线性锁相环166和171可以对展布频谱时钟输出信号109只产生随机相位扩展，就像非线性振幅锁环135。结果是，与产生频率扩展的系统相比，从使用线性可变延迟电路的非线性锁相环166和171产生的展布频谱时钟输出信号109的扩展将非常小。为了改进从非线性锁相环166和171产生的展布频谱时钟的扩展，我们需要改进可变延迟电路172的传输特性。如果可变延迟电路172的传输特性是最终误差校正输出115的平方函数，而不是线性函数，那么最终误差校正输出115上的线性斜波将从可变延迟电路172产生输出，该可变延迟电路172具有随时间的平方函数变化的相位。由于时间周期上具有线性斜波频率的信号的积累的相位变化与时间的平方函数成正比，具有平方函数传输特性的可变延迟电路172可以有效地将非线性锁相环135的展布频谱时钟输出109的扩展从相位扩展改进到频率扩展，并且能显著地改善扩展的有效性。非线性频率锁定环展布频谱时钟发生器也能通过以两种方式使用非线性频率锁定环来产生，一种是如图35所示通过使用作为第六实施例196的线性频率检测器194和具有无限大增益的放大器130，或者如图36所示通过使用作为第七实施例213的非线性频率比较器213。线性频率检测器194是线性装置，该装置从两个输入信号之间的频率差产生具有如图37所示的传输特性的模拟输出。大部分现有的线性频率检测器由模拟组件构成，诸如比率检测器或者积分检测器来产生传输特性的s曲线。这些模拟线性频率检测器的增益通常非常低，并且通常很难使用这些模拟线性频率检测器，因为通常要求采用大的变压器或者线圈。结果，很难在IC内部实现完整的模拟线性频率检测器。也有很多方法使用数字设计来实现线性频率检测器。线性频率检测器的这些数字设计可以容易地在IC里实现；但是，由于数字线性频率检测器194的现有设计要么非常慢，要么不精确，并且远逊于相位检测器或者相位-频率检测器，因此，现有的数字线性频率检测器完全不可用。目前，数字线性频率检测器仅有的使用是产生线性频率锁定环来帮助锁相环初始地获得基准输入信号110。一旦锁相环的两个输入信号之间的频率差被降低到锁相环的获取范围之内，线性频率锁定环就隐退了。今天线性频率锁定环自身很少被使用，因为线性频率锁定环的现在的设计毫无价值，它甚至不能产生具有精确频率的信号。线性频率检测器194的目前的设计中有很多缺点。首先，它们大多数检测频率差很慢。为了告知频率差，通常测量两个输入信号之间的差拍(beat)信号的占空因数和频率。差拍信号的占空因数告诉我们哪个信号具有更高的频率，而差拍信号的频率告诉我们两个频率分开多远。不幸的是，两个输入信号之间的频率差越小，差拍信号的频率越低。由于占空因数只能在差拍信号的完整周期已经过去时被测量，因此当差拍信号的频率很低时确定占空因数要花费很长的时间。通常，为了加速判决作出过程，需要频率窗，这样当差拍信号的频率在窗内时，考虑两个频率处于锁定情况。频率窗，有时被称为死带，带来了频率检测器的第二难题-即它不能精确地检测频率差。第三，为了用触发器测量频率，来自VCO的反馈信号112由基准输入信号110异步计时，反之亦然，它将当然地引起触发器的亚稳态(metastability)问题。当时钟和数据输入同时到达触发器时，触发器会发生这个问题，因为触发器不知道要做什么。对于无误差地寄存数据输入信号的触发器，数据输入信号到达触发器的数据输入端口应该比时钟信号到达触发器的时钟输入端口早足够的时间以满足启动时间要求，并且为了保持无误差输出，在时钟信号到达后，数据输入信号保持相同值的时间应该长于触发器的保持时间要求。如果启动时间和保持时间要求未被满足，触发器的输出可以变成不可预测，这个问题通常作为亚稳态问题为人熟知。亚稳态问题对于许多现有频率检测器是基本的设计缺陷，这个问题极大地限制了当前频率检测器的精确性和可用性，所以在过去四十年频率锁定环技术没有取得大的改进。大多数常用传统数字线性频率检测器的一种如图38所示。在这个设计中，来自VCO的反馈信号112被分成两路，I路215和Q路217，它们互相异相正交成90度。设置在1215和Q217路径中的两个触发器218和219，被用于检测来自VCO的反馈信号112和基准输入信号110之间的频率差。传统线性频率检测器194的运行时序表如图39所示。从触发器如何改变状态的顺序，我们可以告诉哪个信号具有更快的频率。当基准输入信号110的频率更快，基准输入信号110将从左到右滑过来自VCO的反馈信号215和217，所以当Q触发器218从L改变状态到H，I触发器219保持在L状态。当基准输入信号110的频率更慢，基准输入信号110将从左到右滑过来自VCO的反馈信号215和217，所以当Q触发器218从L改变状态到H，I触发器219保持在H状态。结果，我们可以通过使用Q触发器218的输出以计时I触发器219的输出到UD触发器221来产生VCO校正的U/D控制230，从而告诉来自VCO的反馈信号112的频率是否比基准输入信号110更快。VCO校正量由使用异或门225产生的差拍信号223的频率确定。差拍信号的频率越高，VCO108就需要更多校正。这个设计简单并容易实现。但是，由于基准输入信号110和来自VCO的反馈信号112是异步的，该设计具有基本的亚稳态问题。当基准输入信号110和来自VCO的反馈信号215和217同时到达触发器时，触发器219和218不知道要做什么。结果是；该设计不能精确检测频率差。如图38所示的当前数字频率检测器194的精确性典型地仅大约为1000ppm。美国专利US6842049中所示的频率检测器的另一个例子代表通过测量差拍信号检测频率差的方法。不幸的是，由于差拍信号的频率可以很低，因此，频率检测器的响应时间可以很长。另一个美国专利US6834093中说明的另一个例子代表通过使用计数器比较频率的方法，由于需要大的除法器，其响应时间也很慢。有更多数字线性频率检测器的设计，但是频率检测器所有当前设计都与前述三个技术很相似，不能快速和精确地进行频率检测。准确并精确的数字频率检测器很难设计，但是这不是我们产生展布频谱时钟发生器所需要的。我们可以通过使用图36所示的展布频谱时钟发生器的非线性频率比较器来获得较小的满足。不像需要产生频率差的精确极性输出和振幅输出的线性频率检测器，由于非线性频率比较器仅需要产生频率差的精确极性输出，它将更容易设计。如在本发明中揭示的，有许多方法建立准确且精确的非线性频率比较器用于非线性频率锁定环以产生展布频谱时钟。对于如图36所示的非线性频率锁定环，非线性频率比较器仅能为VCO108产生两种稳定状态，H或L，的最终误差校正输出115，并且非线性频率比较器的判决阈值164可以精确地到无模糊的零频率差。对于展布频谱时钟发生器，使用判决模糊的频率比较器的现有设计是可能的，但是如前所解释的，在非线性到达时间锁环中，由于判决模糊可以产生有误差的极性判决以互相抵消，因此，判决模糊的非线性频率比较器很难在最终误差校正输出115上产生成长的调制信号，以调制VCO并对来自VCO的反馈信号112产生周跳。结果，判决模糊的非线性频率比较器不会如无判决模糊的非线性频率比较器那样随机地扩展来自VCO的反馈信号112。使用典型的非线性频率锁定环作为展布频谱时钟发生器214以产生展布频谱时钟输出信号的框图如图40所示，该输出信号的频率FOUT109等于基准输入信号110的频率的N倍。该典型非线性频率锁定环214比作为展布频谱时钟发生器213的基础非线性频率锁定环更有用，因为它可以容易地改变展布频谱时钟输出信号109的频率。反馈路径中的N路分频器111也增加更多延迟时间到反馈信号，这样，环路的振荡频率更低，频率扩展更宽。额外的延迟时间能帮助环路更平均低扩展时钟信号的频率。快速、精确并且无现存所有的亚稳态问题的非线性频率比较器的新设计如下所述。新的数字频率比较器的最好的方案是通过修正亚稳态问题改进如图38所示的当前设计线性频率检测器194。通过使用如图41所示的相位-频率检测器(PFD132)来检测频率差，而不是使用触发器，就可以解决亚稳态问题。PFD驱动双端电荷泵输出的时序表如图42所示。PFD132由两个触发器和AND门126构成，以为触发器产生复位信号。当第一信号到达，PFD132的两个触发器中的一个将被设置，在末尾到达信号到达后，两个触发器将被复位。当基准输入信号110先到达时，它将设置基准触发器122，UP输出242将是高电平，并且它将保持高电平直到来自VCO的反馈信号112最终到达以设置VCO触发器124以及产生复位信号128以通过AND门126清空触发器。如果来自VCO的反馈信号112先到达，它将重复相同的过程，除了DOWN输出244将先是高电平。由于每个触发器一直仅由一个信号触发，无论怎样PFD132没有亚稳态问题。由于PFD132的触发器通过末尾到达信号被复位，从AND门126产生的复位信号128可以被用作如图42所示的末尾到达信号的指示器。找出两个信号之间是否有频率差的最容易的方法是看一个信号如何滑过(slidethrough)另一个信号。如果没有频率差，两个信号将是彼此固定的，这样就没有滑过。如果有小的频率差，那么其中一个信号将以频率差的速率滑过另一个信号。频率差产生差拍信号。由于作为频率比较器，我们仅需要知道哪个信号更快，我们真的不需要知道两个输入信号之间的频率差的量。我们一找出两个信号如何互相滑过，就立即知道哪个信号更快。单一的滑过足够告诉我们哪个信号更快。我们不需要等待差拍信号的整个周期来知道哪个信号更快，并且新的非线性频率比较器的潜在延迟时间是很短的。为了找出一个信号如何滑过另一个，两个输入信号中的一个需要为另一个提供正交基准。我们可以选择基准输入信号110为正交基准信号，如图43所示为使用两个PFD的非线性频率比较器220的示意图，作为第七实施例的第一补充实施例。为了做到这一点，我们需要将基准信号110分成两路，并对每路使用独立的PFD132。我们将称两个正交基准信号路径，Iref272和Qref274，并且我们使用OR逻辑门256结合每个PFD132的复位信号输出128来产生最终复位输出258。为获得最好的结果，正交信号之间的相位关系应该是等于360/N，N等于用于频率比较的PFD的数目。由于当N二2时两个正交信号之间的相位关系是180度，我们可以通过使用倒相器容易地实施正交基准。两个正交信号之间的不平均间隔相位差将对相位比较产生不平均频率噪声，并且是无论如何应该被防止的。正交基准信号的周期决定频率比较周期的时间。在如图43所示的非线性频率比较器220的设计中，如果基准信号110的频率比来自VCO的反馈信号112的频率更快，来自VCO的反馈信号112将是末尾到达信号以产生两个PFD132的复位信号。由于Iref272和Qref274的基准输入信号与来自VCO的同一反馈信号112进行比较，两个PFD将通过来自VCO的同一反馈信号112被复位，这样，每个频率比较周期的最终复位输出258上只有一个复位输出信号。如果来自VCO的反馈信号112的频率比基准输入信号110的频率快，那么基准输入信号将是末尾到达信号以产生两个PFD的复位信号。由于两个I，Q基准信号是异相的，参考输入信号，Iref272和Qref274的上升沿将在不同时间出现。结果，每个频率比较周期，OR逻辑门256的输出的最终复位输出258上有两个独立的复位输出信号。来自PFD132的复位信号128的脉冲宽度由来自复位输入的触发器的传播延迟和AND逻辑门126的传播延迟的总和确定，复位信号128的脉冲宽度近似等于单个逻辑门的传播延迟的四倍。因此，很清楚我们能够通过计算OR逻辑门256输出的最终复位输出258上的复位脉冲的数量来找出哪个信号更快。如果基准信号110的频率更快，每个频率比较周期将只有一个复位信号。如果来自VCO的反馈信号112的频率更快，每个频率比较周期将有两个复位信号。由于两个输入信号是异步的，OR逻辑门256输出上的最终复位输出258可以由基准输入信号110或者来自VCO的反馈信号112产生。两个同步输入信号之间的时序的不确定能够产生OR逻辑门256的输出上的干扰，尤其当周跳发生时。当较慢的信号落在较快的信号后面很多，以致在当前较慢的信号引起的触发器的复位周期期间内下一个较快信号到达，则周跳发生，并且下一个较快信号未被登记并被丢失。结果，较慢信号实际上变成下一个频率比较周期的较快信号。较慢信号甚至可能保持一段短的时间直到较快信号最终赶上较慢信号。当来自VCO的反馈信号112是较慢信号，来自VCO的反馈信号112将产生两个PFD的一个复位脉冲。由于两个复位信号都由来自VCO的同一反馈信号112产生，因此OR逻辑门256上的最终复位输出258总是来自每个PFD的相一复位信号128。但是当周跳发生时，PFD中的一个将从基准输入信号110产生复位信号128，并且另一个PFD还从来自VCO的反馈信号112产生复位信号128，并且OR逻辑门256的输出上的最终复位输出258不再来自同一源头。由于两个复位信号从不同的源产生，并且当周跳发生时，这两个最终复位脉冲在相位上彼此非常接近，OR逻辑门256输出上的结合最终复位输出258可以变成一个或者两个脉冲，由于两个异步输入信号之间的时序不确定性，可能会产生干扰。那么，当来自VCO的反馈信号112是较慢信号时，周跳能够引起复位信号的数目增加一个。当基准输入信号110是较慢信号时，基准输入信号110将在每个频率比较周期产生两个复位信号。当周跳发生时，复位脉冲中的一个将由来自VCO的反馈信号112产生，而另一个将由基准输入信号110产生。由于两个基准输入信号相距180度的相偏，OR逻辑门256输出上的两个最终复位脉冲258在周跳期间将也一直相距180度，这两个复位脉冲将互不干扰。当基准输入信号110是较慢信号时，周跳仅能稍稍影响最终复位脉冲258的时序。基于这种理解，我们可以仅使用如图43所示的两个PFD来设计非线性频率比较器220，该非线性频率比较器220由三个模块构成，包括正交模块305，复位脉冲模块307和判决模块309。正交模块305产生与复位脉冲模块307中的来自VCO的反馈信号112比较的基准正交信号。判决模块309通过计算频率比较周期中发生的复位信号的数目来确定频率比较的极性。在这个电路中，激励信号250由通过异步四路分频器260的最终复位信号258产生，并且激励信号250被用作频率判决锁存器266和268的复位信号。两个频率判决锁存器266和268将轮流产生要被存入四个输出锁存器264中的频率判决输出。具有四个输入的OR逻辑门270被用于通过结合输出闭锁的所有输出来产生最终判决输出123。由于最终复位输出258的频率可以等于基准输入信号110的频率或者是基准输入信号110的频率的两倍，因此激励信号250的频率可以是基准输入信号110的频率的一半或者是基准输入信号110的频率的四分之一。结果，激励信号250在基准输入信号110的一个周期期间或者在基准输入信号110的两个周期期间将处于一个水平，H或者L。当激励信号250仅在基准信号110的一个周期期间处于一个水平值时，频率判决锁存器266和268的频率将不再产生输出锁存器264的H输出，因为它需要来自基准输入信号110的至少两个时钟边沿以计时到输出锁存器264的H输出。仅当来自VCO的反馈信号112是较慢信号并且激励信号250的频率是基准信号110的四分之一时，激励信号250将产生输出锁存器264的H输出，这样，激励信号250在基准信号信号110的两个周期期间处于一个水平，H或者L。结果，我们一检测到判决输出123的H输出，就将确切地知道来自VCO的反馈信号112是较慢信号。但是，当周跳发生时，仅使用两个PFD的简单频率比较器不能产生精确的频率比较结果。当来自VCO的反馈信号112较慢并且周跳发生时，最终复位输出258的干扰能够将复位信号的数目增加为两个，激励信号250的频率马上增加。结果，激励信号250的周期比基准输入信号110的两个时钟周期小，输出锁存器264产生有误差的L判决输出123。尤其当两个输入信号之间的频率差很小时，有误差的判决输出123更明显，所以，基准输入信号110将花更多的时间克服周跳。结果，当两个输入信号之间的频率差很小时，如图43所示的使用两个PFD的非线性频率比较器220的设计产生不精确的结果，就像所有其他当前频率比较器。对如图43所示的仅使用两个PFD的非线性频率比较器220减小周跳影响的一种可能的解决方案是增加最终复位输出258的脉冲宽度。由于当来自VCO的反馈信号112是较慢信号时周跳仅引起误差，并且由于当来自VCO的反馈信号112是较慢信号时在周跳期间两个信号在相位上彼此不太远，如果我们增加最终复位输出258的脉冲宽度使其足够长，则可能克服干扰；但是，处理干扰最好的策略是首先不产生它们。干扰是由设计工程师造成的，在干扰产生后不值得花费努力去克服干扰。设计工程师仅设计没有干扰的电路。周跳是不可避免的，只要两个异步信号滑过彼此，它就会发生。为了克服周跳产生的会使复位信号数目加一的干扰问题，；我们需要增加使用的PFD132的数目。如果我们使用三个PFD进行频率比较，那么当来自VCO的反馈信号112的频率更快时每个比较周期将有三个复位信号。当来自VCO的反馈信号112更快，基准输入信号110将是末尾到达信号，这样，所有三个最终复位输出258将由基准输入信号110产生。在周跳周期期间，最终复位输出258上的复位脉冲之一可以从来自VCO的反馈信号112产生，最终复位输出258的时序可以是波动的。由于三个正交基准输入信号相距120度相移，即使在周跳周期期间，最终复位输出258上的复位脉冲不会彼此干扰。但是，由于周跳的时序不确定性可以导致最终复位输出258的时序不确定。由于我们计算基准比较信号110的固定周期内的复位脉冲的数目，因此，由于周跳发生时的时序不确定性，固定频率比较周期内的复位脉冲的数目可以被减少至二个。当基准输入信号110的频率更快，所有三个PFD将产生来自相同来自VCO的反馈信号112的一个复位信号，这样在每个频率比较周期，将仅有最终复位输出258上的来自VCO的反馈信号112产生的一个复位脉冲。在周跳期间，由于复位脉冲中的一个复位脉冲将由基准输入信号110产生，该基准输入信号110与来自VCO的反馈信号112异步并在相位上与来自VCO的反馈信号112很近，因此，在周跳周期期间由于异步输入信号的时序不确定性，最终复位输出258上的复位脉冲的数目可以变成两个或者一个。结果，我们可以仅确切地知道当最终复位输出258的复位输出信号的数目在频率比较周期内是一个或者三个时哪个信号具有较快的频率。这样，使用三个PFD的非线性频率比较器的设计能够一直产生精确的频率比较结果。由于当复位脉冲的数目在频率比较周期内是二个时，我们不能作任何判决，非线性频率比较器将花费更多的时间转换判决。使用三个PFD的非线性频率比较器的潜在延迟时间将会更长，因为当复位脉冲的数目从1变到3或者从3变到1时，判决输出123仅被改变，该改变需要至少两个频率比较周期。使用三个PFD132的示例非线性频率比较器200如图44所示，作为第七实施例的第二补充实施例。数字频率比较器200可以由三个模块构成，正交模块305，复位脉冲模块307和判决模块309。正交模块305产生复位脉冲模块307中发生的频率比较的正交基准信号。为了产生具有精确相位的正交信号，需要频率等于复位脉冲模块307中使用的PFD的数目的高频基准时钟261对基准输入信号110的频率计时。频率等于基准输入信号110的频率的三倍的高频基准时钟261可以产生三个等距的正交基准信号110，306和308，任何两个相邻的基准信号之间相位差为精确的120度。复位脉冲模块307通过使用OR门256结合所有来自每个PFD132的复位信号128，来为判决模块309产生最终复位输出258。判决模块309将通过计算基准输入信号110的周期内发生的复位脉冲的数目来确定哪个信号具有更高的频率，该基准输入信号110的周期也是频率比较周期。如图44所示，具有三个输入的OR逻辑门256被用于结合来自三个PFD的复位信号128以变成最终复位输出258。有许多方法设计判决模块309以通过基准频率比较周期110内来自最终复位输出258的复位信号的数目来确定哪个信号更快。建立判决模块309的最简单的方法是如图44所示，通过使用三路分频器320来划分最终复位输出258以变成单触发发生器(one-shotgenerator)262的低频触发信号222，并且单触发的输出224被依次存入9位移位寄存器226，最终，9位加法器228被用于将存在9位移位寄存器226中的所有结果相加，9位加法器228的和等于基准频率比较信号110的周期内产生的复位信号的数目。那么根据9位加法器228的结果可以精确地作出判决。如果9位加法器228的总和是3，则来自VCO的反馈信号112的频率必须比基准输入信号110的频率更快。如果9位加法器228的总和等于1，则来自VCO的反馈信号112的频率必须比基准输入信号110的频率慢。这个设计非常简单，但是，它要求大量的硬件，并且当使用的PFD增加时，硬件的数量将指数地增加。在该设计中需要的触发器的数目以N2的比率增加，N是使用的PFD的数目。在如图44所示的设计中，三路分频器320被用于以三分最终复位信号258。来自256的最终复位输出258具有较短的时间周期，并且最终复位脉冲的时序对来自VCO的反馈信号112或者基准输入信号110是同步的，取决于哪个信号到达地晚。所以最终复位输出258的时序(timing)可以变化。时序不确定性和短时间周期使得直接处理最终复位输出258变得很困难。短时间周期问题可以通过使用分频器320来延长复位脉冲的时间周期来解决，时序不确定性的问题可以通过使用单触发电路262来解决，该电路262由高频基准时钟261计时(clock)。典型的单触发电路262如图45所示。单触发电路262产生一直由高频基准时钟261计时的输出信号224，来自单触发电路262的H输出的时间周期是确定和固定的，并且总是等于高频基准时钟261的时钟周期。然后，由于来自单触发电路262的输出脉冲224的脉冲宽度总是高频基准时钟261的一个时钟周期，因此亚稳态问题不再是个问题，尽管来自单触发电路262的输出脉冲224的时序由于时序不确定性而以高频基准时钟261的时钟周期进行变化。换句话说，亚稳态问题仍对这个设计有影响，但是它不会引起破坏，因为亚稳态问题可以对这个设计产生的最坏影响是将来自单触发电路262的输出信号224延迟高频基准时钟261的一个时钟周期。有两个J-K触发器用于这个单触发电路262中，当第一J-K触发器312的输出是H而第二J-K触发器314的输出是L时，将产生单触发电路262的输出224。在由D触发器316时钟记录之前，两个L-K触发器的输出与高频基准时钟261的非触发部分逻辑与，以保证时序的精确性。单触发电路262的触发信号222的时间周期必须比高频基准时钟261的时钟周期更长，以确保触发的成功。由于最终复位输出258的最大频率是基准输入信号110的频率的三倍，因此触发信号222的最大频率与基准输入信号110的频率相同，该基准输入信号110是高频基准时钟261的1/3。结果，单触发电路262的触发信号222将总是比高频基准时钟261的时钟周期长，所以来自单触发电路262的输出信号224将总是无误差的。当来自VCO的反馈信号112的频率更快，单触发电路262的触发信号222将具有与基准输入信号IIO相同的频率，当来自VCO的反馈信号112的频率更慢，单触发电路262的触发信号222的频率将仅是稳定状态中的基准输入信号110的频率的1/3。当周跳或者亚稳态情况发生时，触发信号222的频率可以是基准信号110的频率的2/3。如果我们使用9位移位寄存器226来依次存储来自单触发电路262的输出信号224，并用9位加法器228在基准频率比较信号110的三个周期上对来自存储在9位移位寄存器226中的单触发电路262的脉冲输出求和，9位加法器228的输出将显示基准频率比较信号110的周期内已经发生多少复位脉冲。我们基本上首先以三分最终复位输出258，后来将最终复位输出258乘以3以获得基准频率比较信号110的周期内的最终复位脉冲的原始计数，并且我们需要256来存储来自单触发电路262和9位加法器228的输出的脉冲来对它们求和。用这个设计可以作出判决。当9位加法器228的输出是3，我们知道来自VCO的反馈信号112的频率必须比基准信号110的频率更快，所以，需要负的输出来降低来自VCO的反馈信号112的频率。如果9位加法器228的输出是1，来自VCO的反馈信号112的频率必须比基准信号110的频率更慢，所以，需要正的输出来加快来自VCO的反馈信号112的频率。多路复用器237和锁存器239可以用于产生判决输出信号123。由于锁存器239的输出仅在9位加法器228的总和是单数时才可以被改变，9位加法器228的输出的最不重要的位S0可以被用作多路复用器237的使能信号，所以，当9位加法器228的输出的最不重要的位SO是假的时，锁存器239的输出将保持相同。当9位加法器228的输出的最不重要的位SO是真的时，锁存器239的输出将由9位加法器228的输出的次不重要的位Sl确定。使用移位寄存器和加法器的设计非常简单，但是需要大量硬件，尤其当使用更多PFD时。为了节省硬件数量，我们替代使用状态机330来为判决模块309确定哪个信号具有更快的频率，如图46所示作为第七实施例204的第三补充实施例。状态机330的算法如图47所示。状态机330由高频基准时钟261计时。由于单触发电路262也是由高频基准时钟261计时，它的输出在高频基准时钟261的时钟周期仅为H。如前所解释的，在三路分频器320的输出的触发信号222的频率在基准输入信号110的频率的三分之一和基准输入信号110的频率之间，由于基准输入信号110的频率仅是高频基准时钟261的三分之一，当来自VCO的反馈信号112的频率更快时，来自输出信号224的H输出之间的时钟周期可以是任两个高频基准时钟周期，当来自VCO的反馈信号112的频率更慢时，来自输出信号224的H输出之间的时钟周期可以是八个高频基准时钟周期。所以，每次来自单触发电路262的H输出到达时，通过简单地计算在来自单触发电路262的新的H输出到达之前多少L状态已经经过，我们可以精确地作出判决。如果当前判决输出123是L，那么我们可仅当L状态的数量比H判决阈值更高时将其变成H，如果当前判决输出123是H，那么我们可仅当L状态的数目比L判决阈值更低时将其变成L。通过这样的方法，可以精确地作出判决输出123。状态机330方法是简单的，并且使用更少的逻辑门，但是，以比前述的移位寄存器和加法器方法更慢的速率作出判决，如对第七实施例200的第二补充实施例所示，因为仅在单触发电路262的H输出到达之后状态机330可以改变输出的状态，H输出以高频基准时钟频率261的1/3到1/9的速率发生。相反，寄存器和加法器方法可以高频基准时钟频率261的速率更新输出。有许多其他的方法来实施非线性频率比较器的判决模块309，作为前述的两个例子，每个设计都具有其优点和缺点。如图44所示的移位寄存器和加法器方法200的响应时间很快，但是实现这些电路需要很多硬件，并且随PFD的数目的增长，硬件的尺寸将指数地增长。如图46所示的状态机方法204使用最少的硬件但是其响应时间较慢。在上述两个设计中，当加法器的和是3或者1时，我们可仅改变判决输出123,并且由于需要至少两个基准频率比较周期110来将加法器的和从1改变到3或者从3改变到1，故改变判决输出123要花费更多的时间。判决模块309的新的改进的设.计430可以使用两个饱和计数器(saturataWecounter)在每个频率比较周期的结尾时作出精确的判决，如图48所示作为第七实施例的第四补充实施例。判决模块430的设计如图49所示。在这个设计中，通过用三路分频器320对来自复位脉冲模块307的最终复位输出258进行分频来产生使能信号408。由于复位模块307中的三个PFD的使用，当来自VCO的反馈信号112具有更高的频率时，每个频率比较周期将有三个复位信号，并且，当来自VCO的反馈信号112具有更慢的频率时，每个频率比较周期将有一个复位信号。如果我们使用同步的三路分频器320来对最终复位输出258进行分频以产生饱和计数器406的使能信号408，使能信号408将具有等于基准输入信号110的频率或者等于基准输入信号110的频率的1/3的频率。当使能信号408的频率等于基准输入信号110的频率时，由于同步三路分频器320，使能信号408可以持续处于一个水平，H或者L，其持续时间等于基准比较频率输入信号110的周期的1/3或者2/3。当使能信号408的频率等于基准输入信号110的频率的1/3时，由于同步三路分频器320，使能信号408可以处于持续处于一个水平，H或者L，持续时间等于稳定状态中的基准比较频率输入信号110的两个周期。结果，我们可以使用基准输入信号110的周期作为判决阈值来找出哪个信号更快。如果我们检测处于H或L输出水平的使能信号408持续时间比基准输入信号110的周期还长，基准输入信号110的周期等于高频基准时钟261的三个时钟周期，它将保证来自VCO反馈信号112的频率更慢。当来自VCO的反馈信号112更快并且周跳发生时，由于两个异步输入信号之间的时序不确定性，三路分频器320的输出端的使能信号408的持续时间可以变成比基准输入信号110的周期的1/3或者2/3稍长或者稍短。时序不确定性将不会太多改变使能信号408的周期，因为三个正交基准信号相距120度相移，复位信号即使在周跳之间也不会互相干扰。这样使能信号408的周期保持与基准输入信号110周期的1/3或者2/3大约相同，并且仍在基准输入信号110的周期的阈值之下。结果，饱和计数器406将不再比1更高，并且当来自VCO的反馈信号112是更快的信号时，CO404总是假(false)的。当来自VCO的反馈信号112更慢并且周跳发生时，使能信号408的时间周期将由于干扰而被减半。结果，当干扰存在时，使能信号408将在基准输入信号110的一个周期或者基准输入信号110的半个周期中处于H或者L水平，而当干扰不存在时，使能信号408将在基准输入信号110的一个周期或者两个周期中处于H或者L水平。所以不管周跳的存在或者不存在，使能信号408将总是在基准输入信号110的一个周期内处于H或者L状态，以当来自VCO的反馈信号112是更慢信号时允许饱和计数器406总是到达顶端并激活CO404输出。结果，使用两个饱和计数器406就能够容易地解决周跳问题。因此，使用两个饱和计数器的数字频率比较器206的设计是非线性频率比较器用最少的潜在延迟时间产生判决输出123的最好的设计。然而，当我们己经知道从数字到达时间锁环来制作展布频谱时钟发生器，误差比较器的潜在延迟时间可以增加频率扩展，所以更长的潜在时间对于展布频谱时钟发生器不是一件坏事。当使能信号408是假的时，来自饱和计数器406的CO404输出将被保持在零。当使能信号408是真的时，无论新的时钟边沿何时到达，饱和计数器406的计数将开始增加。但是，对于N=2的饱和计数器406，不管多少时钟边沿已经到达，计数器输出将不会高于2;并且当N二2的计数器的最高值己经到达，CO404将被保持在H，计数器的输出将保持在2，。对于使用两个饱和计数器作为判决模块309的设计430，仅当三路分频器320是H时，饱和计数器中的一个是激活的，而仅当三路分频器320的输出是L时，另一个饱和计数器是激活的。该设计的原理是由于当来自VCO的反馈信号112的频率较慢时，每个频率比较周期的最终复位输出258上仅有一个复位输出，当来自VCO的反馈信号112的频率较慢时三路分频器320上的使能信号408的吋间周期将很长。一旦我们检测到三路分频器320输出的长周期，我们可以确切地知道来自VCO的反馈信号112的频率必须更慢。两个饱和计数器的目的正是寻找长周期，在三路分频器320的输出上的H或者L水平。一旦来自三路分频器320的比三个高频基准时钟周期更长的周期被检测到，饱和计数器将激活CO404信号，被激活的CO404信号将被六位移位寄存器410依次存储，频率比较器的判决输出123将在高频基准时钟261的六个时钟周期内被具有六输出412的OR门锁住，来防止周跳产生的干扰以及判决电路中饱和计数器的转换。结果，该设计提供了快速的响应时间，并且需要适当数量的硬件，并且需要的相位寄存器的数量将仅线性地以2*N的速率递增，其中N是使用得PFD的数量。在使用三个PFD和两个N=2的饱和计数器的频率比较器的设计中，理论上，我们需要最小6位移位寄存器和具有六输入的OR门来防止周跳引起的干扰和两个饱和计数器之间的转换。我们需要那么多移位寄存器的原因是因为两个饱和计数器将被可选地复位。一旦饱和计数器被复位，我们需要立即丢弃当前H输出。为了保持当前H输出，由于再次产生新的H输出要花至多六个高频基准时钟周期，我们需要6位移位寄存器来保持当前H输出。假设我们命名两个饱和计数器中的一个为偶数计数器，而命名另一个为奇数计数器，并且偶数计数器当前正产生H输出。由于在奇数计数器被激活的下一个周期，奇数计数器因周跳而不会产生H输出是可能的，我们不得不等到下次偶数计数器被激活以产生H输出；由于偶数计数器产生新的H输出要花至少三个高频基准时钟周期，并且奇数计数器由于周跳不产生H输出要花至多三个高频基准时钟周期，在新的H输出被重新产生之前，要花至多六个高频基准时钟，因此就需要6位移位寄存器。当判决模块430的设计使用具有六输入的OR门412和6位移位寄存器410的结果是判决模块430的响应时间不等于判决输出123从H变到L和从L变到H之间的时间，因为OR门412支持(favor)H输出。当为来自一个饱和计数器的CO404产生H时，判决输出将立即变成H。由于为来自饱和计数器的CO404产生H输出要花三个高频基准时钟，但是从6位移相寄存器410除去H输出要花六个高频基准时钟，判决输出123可以从L改变到H比从H改变到L更快。相反地，如图44所示的使用具有移位寄存器和加法器的单触发判决模块的设计需要四至六个高频基准时钟来将判决输出123从H改变到L，或者六到九个高频基准时钟来将判决输出123从L改变到H，如图46所示的状态机的设计需要九个高频基准时钟来将判决输出从L改变到H，并需要花三个高频基准时钟将输出从H改变到L。如果我们将PFD132的数目增加到四个，那么当来自VCO的反馈信号112的频率更快时每个频率比较周期将有四个复位信号，或者当基准输入信号110的频率更快时，每个频率比较周期将有一个复位信号。当周跳发生时，当来自VCO的反馈信号112的频率更快，每个频率比较周期内复位脉冲的数目可以变成三个，当基准输入信号110的频率更快，由于亚稳态问题引起的不确定性，复位脉冲的数目可以是两个或者是一个。结果，我们仍可以确定地知道哪个信号更快，即使出现周跳和亚稳态问题。那么很清楚，四个或者更多的PFD132的使用可以在每个频率比较周期的结尾时期无误差地或准确地确定两个输入信号中的哪个具有更快的频率。这样，由于每个比较周期可以立即产生新的比较结果，使用四个或者更多PFD的频率比较器的潜在延迟时间将是短的。使用四个PFDB2的示例性数字频率比较器208如图50所示作为第七实施例的第五补充实施例。图50中的设计的判决模块309与图44中的设计非常相似，我们只需要知道16位加法器的和是否是3或4。如果16位加法器的和是4或3，我们就确切地知道来自VCO的反馈信号112的频率太快并且必须要慢下来。使用如图50所示的设计的唯一缺点是需要大量的硬件。通过如图51所示的使用移位寄存器和加法器的设计节约硬件数量的可能的方法是压縮单触发的输出224。一旦单触发的输出224被压縮，我们不仅可以节约需要的移位寄存器的数量还可以节约加法器的数量。压缩单触发的输出的最容易的方法是如图52所示从延长单触发263的H输出的周期。例如，如果我们正在为判决模块使用四个具有移位寄存器和加法器的PFD，理论上，我们将需要16位移位寄存器在四个频率比较周期存储单触发262的输出。由于单触发的输出的频率是高频基准时钟261的频率的1/4到1/16，故单触发的输出的占空因数从1/4到1/16。如果我们将单触发的输出的周期延长到两个高频基准时钟周期而不是一个周期，那么我们将把单触发的输出的占空因数从1/2增加到1/8。结果，我们仅需要8位移位寄存器231和8位加法器233，其以高频基准时钟信号261的频率的一半来计时，而不是16位寄存器227和16位加法器229，其以高频基准时钟信号261的全速来计时。这个压縮单触发263的输出信号的简单的方法仍然进行与原始的不压缩的设计相同的处理，但是可以节约一些硬件。图51说明使用压縮的单触发输出来节约硬件的数量的设计作为第七实施例的第六补充实施例。在所有上述的设计中，高频基准时钟261的频率必须是基准输入信号110的频率的N倍，N是使用的PFD的数量。需要高频基准时钟261精确地产生正交信号，所以频率比较器的响应将是线性的。如果高频基准时钟261不可用，使用延迟线(delaylines)或者其他方法来产生需要的正交基准信号而不使用高频基准时钟也是可能的；但是，每个延迟线的延迟时间必须小心地对准来保持正交参考的相位关系。由于不需要测量差拍信号的频率，迄今为止的所有非线性频率比较器的响应时间很快。确定哪个信号更快只要花时钟边沿的一个滑过(slide-through)。在滑过发生前，非线性频率比较器的输出是存在状态。边沿的单个滑过对于非线性频率锁定环中的非线性频率比较器改变频率斜波的方向是足够的，如果判决模块309引起的滑过改变判决输出123的结果。由于我们正使用高频基准时钟261，其是基准输入信号110的频率的N倍，滑过可以在差拍信号的周期内发生N次或者更多。如果使用更多的PFD，在频率比较周期内将存在更多多个复位脉冲之间的差，所以将更容易和更快地判断哪个信号更快。由于频率的判决机制不需要锁定窗口并且一直是精确的，所以非线性频率比较器也没有死带。非线性频率比较器的输出是H或者是L。判决是精确的，并且无误差，没有不确定性。由于触发器的触发被很好地定义了，亚稳态问题被完全地处理了。除了如图43所示的设计，这些新的非线性频率比较器是理想的提供快速精确的二进制判决输出123的频率比较器。尽管非线性频率锁定环是第一顺序环路，非线性频率锁定环的捕捉特性不同于另一第一顺序反馈控制环路，但是由于使用相同的VCO作为反馈模块105，实际上与其与第二顺序非线性到达时间锁环更加相似。由于仅在频率的滑过发生后，可频率比较发生，频率锁定环的捕捉特性可以如图53所示以滑通的单位代表的垂直轴来说明。由于滑过由两个输入信号之间的差拍信号引起，差拍信号的频率依赖于来自VCO的反馈信号112被改变或者倾斜地跨越基准信号110有多快，以实际的频率差来代表垂直轴是很困难的。使用滑过的数量作为垂直轴的单位能帮助我们快速地理解非线性频率锁定环的捕捉特性，独立的判决输出123的使用能帮助我们理解来自VCO的反馈信号112的实际频率。滑过(slide-through)和周跳(cycle-slip)被用于描述具有不同频率的两个信号之间的相同差拍现象。当两个信号之间的差拍发生时，发生周跳，所以它以与差拍信号相同的速率发生；由于我们在使用多个PFD进行频率检测，差拍信号的周期内将发生多个滑过，所以滑过将比周跳发生地更多。由于滑过的频率也将随两个输入信号之间的频率差的减小而减小，滑过之间的时间间隔，由于一个信号以固定的速率滑过另一个信号时两个频率将在频率上被同步化而变得更长。假设原始频率差是正的，那么来自VCO的反馈信号112的频率初始地由正判决输出123上调，差拍信号的频率降下来，滑过发生不太频繁，最终两个频率将同步。非线性频率锁定环的捕捉过程可以被分成两个阶段，周跳阶段542和振荡阶段564。在周跳阶段542中，来自VCO的反馈信号112的频率将增长，它在两个频率最终被同步化之前经过许多滑过点，该同步发生在t-To552。由于来自VCO的反馈信号112是较慢信号，非线性频率比较器加速来自VCO的反馈信号112的频率，最终误差校正输出115使VCO的频率斜升，来自VCO的反馈信号112的相位将开始就一直落后于正交基准信号110之后，由于非线性频率比较器在上调来自VCO的反馈信号112的频率，落后的速率在不断地减小。当来自VCO的反馈信号112的相位落后，将产生两个输入信号之间的滑过，滑过将引起非线性频率比较器对判决输出123产生H输出。来自非线性频率比较器的判决输出123是H状态，因为来自VCO的反馈信号112是较慢信号。由于两个输入信号之间的频率差被减小，滑过将发生地更少。最终，最后的滑过发生后，该滑过被命名为slide-through#0，两个输入信号将具有发生在时间=0丁。552的相同的频率。在To552的时刻，来自VCO的反馈信号112的相位将不再落后，来自VCO的反馈信号112的相位将从这个时刻前进，因为来自VCO的反馈信号112的频率仍被上调。来自VCO的反馈信号112将继续被加速并在相位上前进，即使在TQ552上的频率同步化点后，因为在产生滑过以告诉非线性频率比较器做其他事情之前，来自非线性频率比较器的判决输出123不能被改变，并且来自VCO的反馈信号112将继续被加速，非线性频率比较器要花一些时间来产生新的滑过以转换斜波的方向，因为来自VCO的反馈信号112的相位不得不前进一些相位，为了产生滑过来转换斜波的方向。来自VCO的反馈信号112需要前进以产生新的判决的时间量等于来自VCO的反馈信号112经过T.i558和To552之间的时间量，在TJ58最后的slide-through#0被产生，在T。552两个输入信号被频率上同步化。由于在T-,558最后的slide-through#0被产生时和在T。552两个输入信号被频率上同步化时之间的相位间隔是随机的，其可以为差拍信号的从0-2:i/N的任何值，现在来自VCO的反馈信号112必须前进最后在TJ58发生的滑过之间的相同的相位间隔，直到在To552两个输入信号在频率上被同步，以产生新的滑过来反转频率斜波。结果，来自VCO的反馈信号的频率将变得比正交基准输入信号110的频率更高，来自VCO的反馈信号112的频率将继续变高，直到最终t:TA554时出现滑过以引起非线性频率比较器产生L输出来降低t=TB556发生的来自VCO的反馈信号112的频率。由于固有环路延迟时间，来自VCO的反馈信号112的频率将继续被加速，即使在滑过在TA554被产生以降低来自VCO的反馈信号112的频率之后。即使在环路延迟时间结束后，由于频率噪声的不确定性，来自VCO的反馈信号112的频率可能仍然继续加速。结果，来自VCO的反馈信号112的频率总是被环路延迟时间过校正，由于环路延迟时间，t=TA554发生最后滑过的时间和t=T,560频率被再次同步化的时间之间的相位间隔可能比TQ552和TA554之间的前一个相位间隔更长。那么相同的处理自身重复进入另一个方向。第一频率振荡循环的周期从在TQ552发生的频率差为零的时刻开始，并在T,560频率差再次为零的时刻结束，然后振荡周期永久继续。在每个频率振荡周期中，来自VCO的反馈信号112的频率被加速近似于一半时间，并在另一半时间被减速。如果在环路延迟周期内发生的频率改变比非线性频率比较器的频率噪声更多，当产生新的频率振荡循环时，频率振荡循环的周期可以成长。另外，频率振荡循环的周期将被稳定化并以某一水平波动。结果，如果环路延迟周期内的频率改变比非线性频率比较器的频率噪声更多，两个输入频率被同步化的时间和最后的滑过发生的时间之间的每个后续相位间隔将更长。两个输入信号在频率上被同步化的时间和最后的滑过之间的相位间隔的成长将继续直到两个输入信号在频率上被同步化的时间和最后的滑过发生之间的相位间隔变得比2:i/N更长，并且发生相位上的周跳。周跳发生之后，两个输入信号在频率上被同步化的时间与最后的滑过之间的相位间隔将被复位成很小的值，并且两个输入信号在频率上被同步化的时间与最后的滑过之间的相位间隔的成长过程将围绕新的滑过自身不断重复。由于对于差拍信号可能发生的滑过的数目等于非线性频率比较器中使用的PFD的数目，因此滑过可以从一个移动到另一个，而来自VCO的反馈信号112的频率总是保持锁定。结果，非线性频率比较器的判决输出123被随机地完全地转换，使用非线性频率比较器的非线性频率锁定环的来自VCO的反馈信号112的频率将总是以固定速率斜升和斜降，来自VCO的反馈信号112的频率将总是由于环路延迟时间被过校正，来自VCO的反馈信号112的频率将在滑过发生后随机地转向。由于在非线性频率比较器作出判决以产生新的判决输出123来校正来自VCO的反馈信号112时和新的更新过的频率出现在非线性频率比较器的输入端时之间总是有一些固有环路延迟时间，当非线性频率比较器的输入信号最后被更新时，来自VCO的反馈信号112的频率将在基准输入频率110之上或者之下，所以非线性频率锁定环将确定地振荡。环路的振荡频率将由围绕环路的延迟时间、非线性频率比较器到环路过滤器106的充电和放电电流以及环路过滤器106的时间常数确定。非线性频率比较器的充电和放电电流以及环路过滤器106的时间常数也可以影响时钟信号的频率扩展，尤其当环路的振荡频率很高时。由于每一振荡循环的起始点和结束点由环路的频率噪声决定，因此每一振荡循环的起始点和结束点是不同的。结果，非线性频率比较器能够为非线性频率锁定环的VCO108提供真实宽带扩展。因此，具有非线性频率比较器的非线性频率锁定环变成了理想的展布频谱时钟发生器。在前述的数字频率比较器的所有设计中，需要高频基准时钟来产生正交基准信号，并处理来自复位脉冲模块307的复位脉冲。如果高频基准时钟在系统中不可得，一个选择是使用相移来产生期望的正交相位基准。由于基准信号之间的不平均的相位将产生不平均的频率噪声并不平均地扩展频率，无论如何应该阻止相移方案。那么不使用高频时钟的另一个选择是使用较低频率信号进行频率比较。在该例子中，我们可以对基准输入信号iio用三路分频器来产生三个正交低频基准比较信号，该正交低频基准比较信号的频率为要与低频VCO信号比较的基准信号110的频率的1/3，该低频VCO信号的频率也为来自VCO的反馈信号112的频率的1/3。结果，由于在基准输入信号110的每三个周期内仅可以产生一个新的判决输出123，因此，将有更多非线性频率比较器的潜在延迟时间。使用低频比较频率的缺点是明显的，由于比较周期可以太长，时钟的频率扩展将容易地越过极限。解决这个问题的一个方案是产生来自VCO的反馈信号112的低频VCO信号的三个正交份数。那么我们将对每个要与三个正交低频基准比较信号比较的正交低频VCO信号使用独立的非线性频率比较器。所以，总的来说，我们将需要九个PFD来完成如图54所示作为第七实施例的第七补充实施例的设计。通过这种方式，我们将具有来自三个非线性频率比较器的每一个比较器的三个频率比较判决输出。我们使用三位加法器对来自每个低频频率比较器的所有三个判决进行求和以在大多数表决的基础上作出最终判决。结果，最终频率判决输出123可以与原始基准信号110和来自VCO的反馈信号112相同的频率被更新，但是我们需要三倍的硬件来实现该设计。使用N路分频器也是可能的，其中N是比3大的数字，以从高频反馈信号400产生来自VCO的反馈信号112，该高频反馈信号400的频率等于来自VCO的反馈信号112的频率的N倍。那么我们可以使用高频反馈信号400来产生N份正交的来自VCO的反馈信号112，如图55所示作为第七实施例的第八补充实施例。我们用非线性频率比较器对每个正交的来自VCO的反馈信号112和高频基准比较信号261进行比较，该高频基准比较信号261的频率为具有线性频率比较起的基准信号110的频率的3倍。在该设计中，我们需要总共3*N个PFD进行频率比较，也需要N位加法器640对来自N个非线性频率比较器的每个的N个判决输出123进行求和，以基于来自N个非线性频率比较器的N个判决输出123的大多数表决来产生最终频率比较输出123，来自VCO的高频反馈信号的频率必须等于l^Ref。尽管使用的硬件的数量可以随N的增长而快速地增长，该设计可以提供唯一的优点，就是允许每个非线性频率比较器以低频率FrefllO工作，但是频率比较的最终判决仍然以N*Fref的速率作出。该唯一的设计允许我们快速地产生频率比较输出，尽管频率比较以更慢的速率发生。该设计对频率锁定环应用非常有用，vco的频率仍然可以被快速地转换，甚至以很小的频率步长进行快速转换，就像如今使用的锁相环的分数分频技术。如图55所示的非线性频率比较起216的设计中N的数字较佳地为奇数，使得N位加法器640的和可以从0到N。结果，频率比较的判决阈值可以被精确地设置为(N+l)/2，并且频率判决将是明确的。如图55所示使用N个非线性频率比较器216的非线性频率比较器的设计也可以通过从N位加法器640产生线性加权误差输出，不是通过基于大多数表决产生数字双极性判决输出123，而被转换为使用N个非线性频率比较器的线性频率比较器。有很多种可能的方法来加权N位加法器640的误差输出。例如，我们可以对N位加法器640的误差输出产生线性加权函数，这样，使用N个非线性频率比较器的线性频率检测器的误差输出根据N位加法器640的和线性增加。使用N个非线性频率比较器的线性频率检测器的误差输出被减去固定的常数参数，该常数参数等于使用N个非线性频率比较器的线性频率检测器产生的误差输出，其中N位加法器640的和为N/2。使用N个非线性频率比较器的线性频率检测器的线性误差输出和固定常数参数之间的区别是使用N个非线性频率比较器的线性频率检测器的期望的最终线性误差输出。使用该线性频率检测器，我们可以数字化地建立完整的频率解调器或者建立分数分频频率合成器，该频率合成器总是甚至以小频率步长快速地产生精确的频率输出。为了使用N个非线性频率比较器来建立该线性频率检测器，N应该等于2K-1，这样N位加法器640的和的范围可以从0-2K-1，并且由K位从So，S"S2......Sid进行表示。N位加法器640的和上的线性加权函数对于So将为1，对于S,将为2，对于S2将为4，以及对于2K"将为SK.p等等，固定的常数参数是(2K-1)/2。所以，N位加法器640的和将产生范围从0-2K-1的输出，来自使用N个非线性频率比较器的线性频率检测器的最终线性误差输出变成-(2K-1)/2到(2K-1)/2，并且使用N个非线性频率比较器的线性频率检测器的传输特性将与如图37所示的传输特性相似，除了2K-2离散，等间距，递升步长将替换线性递升斜率。时钟的频率扩展展布频谱时钟发生器在所有运行状况下保持固定的频率扩展是很重要的。遗憾地是，时钟的频率扩展会因为多种因数而变化，诸如制造过程变化，温度和电压变化；所有这些因数可以影响时钟的频率扩展。为了保持固定的频率扩展，人们期望实现自动反馈控制环路来调整展布频谱时钟的频率扩展。为了实现反馈控制环路来调节频率扩展，我们需要提供反馈信号的非线性频率比较器以及调节频率扩展的手段。幸运地是，我们已经具有自动频率扩展控制环路需要的所有组件。例如，我们可以使用如图40所示的传统非线性频率锁定环或者如图13和14所示的作为展布频谱时钟发生器的具有可编程除法器的非线性到达时间锁环。我们可以通过改变可编程除法器容易地调节时钟的扩展。或者我们可以使用具有可调节输出电流的电荷泵作为误差比较器的输出驱动器，并且通过改变电荷泵输出电流来控制时钟扩展。我们也需要非线性频率比较器来检查频率的扩展是否在限度之内。如果时钟频率的扩展超过了频率扩展控制周期内的频率限度，我们将减小可编程分频器的分频比率或者减小从误差比较器到环路滤波器的充电和放电电流以减小频率扩展。在频率扩展控制周期的整个时期内，如果时钟频率的扩展在频率扩展的限度之内，我们将增大可编程分频器的分频比率或者增大从误差比较器到环路滤波器的充电和放电电流以增大频率扩展。最后，当时钟的频率扩展被调节时，可编程除法器将被一直绑定(toggle)在两个数字之间，或者来自电荷泵的电流输出将被绑定在两个设置之间。频率扩展控制周期可以具有很长的周期，诸如1秒，由于我们仅需要每隔一会儿检查频率限度比较的结果并调节分频或者电荷泵输出电流，所以，调节时钟频率扩展的过程不干扰非线性反馈控制环路产生展布频谱时钟的工作。实验结果建立了一个实验测试板以演示展布频谱时钟发生的各种技术。由于使用相同的VCO作为反馈模块105的非线性到达时间锁环和非线性频率锁定环可以被容易地实现，这两种方式是最期望的展布频谱时钟发生器。这两个设计之间的不同点很少，尽管非线性频率锁定环通常更好，由于其一直可以精确地产生不具有死区的判决输出123;不过，非线性频率锁定环通常比非线性到达时间锁环需要更多的硬件。非线性振幅锁环和非线性锁相环通常没有其他设计那么可期望，因为它们必须以单频率工作并且它们通常产生相位扩展而不是频率扩展，除非使用了非线性反馈模块105。ACTEL的现场可编程门阵列42MX16被用于向这些电路提供所有的逻辑门。42MX16具有两个全局内部时钟缓冲器以驱动所有的逻辑门和触发器，所以它将大大简化逻辑电路的设计。MiniCircuit公司的成品VCO模块，如JTOS-IOO，被用作环路的反馈模块。当该VCO从0V被调节到5V时，它能从48Mhz振荡到59Mhz。2000pf的旁路电容被包括在VCO调谐输入处的VCO模块内。实验测试板的示意图如图56所示。除了FPGA和VCO，仅有一些测试板上使用的组件。为了节约部件，环路滤波器由不使用OPMAP的简单RC低通滤波器构成，以提供电荷泵的旁路。由于我们仅比较不同扩展技术的性能，我们可以简略地使用不具有旁路的简单环路滤波器。结果，为了保持来自电荷泵的平衡的充、放电电流，VCO可以仅运行于2.5V的固定旁路，这样，VCO的测试频率可以固定在53.08Mhz。环路滤波器由100Kohm的电阻和470pf的外部电容构成。100K的电阻将电荷泵输出限制到25UA。由变换器构成的放大器被用于将来自VCO输出的信号放大到具有1-4伏特电压摆动的水平，所以来自VCO输出的信号可以驱动FPGA。FPGA内部设有六个不同的非线性比较器。1.如图15所示的到达时间比较器(Al)。2.如图18所示到达时间比较器具有双端输出(A2)。3.如图15所示到达时间比较器由附加数字滤波器构成，该滤波器具有9位移位寄存器并基于9位移位寄存器的和产生判决。要是和比8大，它就可以将电流L状态转换为H状态；要是和比1小，它就可以将电流H状态转换为L状态。该滤波器增加至少7个基准比较时钟周期到环路延迟。(A3)4.如图44所示，频率比较器以基准频率的l/3的频率工作(Fl)。5.频率比较器如图44所示以基准频率的1/3的频率运行，并具有与A3相同的判决滤波器。6.频率比较器如图54所示使用三个低频VCO信号来产生最终判决(F3)。VCO的频率扩展在低频扩展和高频扩展两种情况下被测量。通过对反馈信号路径使用不同的分频器来改变频率扩展。没有作过其他尝试来调节频率扩展，频率扩展总体来说由环路延迟时间确定。结果罗列如下，1.低频扩展。四路分频器被用于基准信号和来自VCO的信号，所以对于到达时间锁环，比较频率是13.27Mhz。频率扩展扩展损耗调制频率Al.280Khz5db66KhzA2.600Khz12db28.5KhzA3.薩z16db19.6KhzFl.700Khz12db27KhzF2.650Khz13db27KhzF3.,Khz15db25Khz2.高频扩展。附加的四路分频器被用于基准信号和来自VCO的信号，所以对于到达时间锁环，比较频率是3.32Mhz。频率扩展扩展损耗调制频率Al.750Khz12db27KhzA2.lMKhz20db17KhzA3.15Mhz43db8KhzFl.2.5Mhz41db7.7KhzF2.2.5Mhz43db7.7KhzF3.2.5Mhz45db7.7Khz从上述结果来看，很清楚，具有双端输出的到达时间比较器(A2)和使用九个PFD进行频率比较的频率比较器(F3)的设计是所有设计中最好的两个。具有单端输出的频率比较器(Al)不适于扩展时钟，除非更多的潜在的延迟被加入到环路中，诸如变成A3的设计。Al的设计在判决阈值的不确定区域内仅产生太多草率的嘈杂的判决。当我们比较F1到F3的结果时，三个而不是一个频率比较器的使用也可以改进扩展损耗4db。这是因为具有三个频率比较器的设计的VCO的频率扩展由三个独立的频率噪声源产生，这样频率扩展更随机，分配更均匀，对于使用三个非线性频率比较器的设计，由于来自每个噪声源的噪声不相关，总的噪声能量等于不相关的噪声能量的三倍。但是对于仅使用一个非线性频率比较器的设计，总的噪声能量等于相关的噪声能量的三倍，所以总的噪声能量总是更高。使用非线性到达时间锁环和频率锁定环的展布频谱时钟能够产生具有高达45db的大扩展损耗的时钟，其比三角波调制的现有技术好超过30db。扩展损耗可以这么高的原因是因为时钟不再规则地处于一个频率或者相位，到VC0的最终误差校正输出115上的调制信号的振幅、周期和相位都是随机的。非线性到达时间锁环内的每个调制周期是不同的。每个调制周期以随机频率随机相位开始，并以另一随机频率随机相位结束。结果，辐射的时钟能量仅能用具有300Hz这么低的小带宽的视频滤波器来测量。对于具有三角调制的传统展布频率时钟，通常使用具有100Khz带宽的视频滤波器，因为它足以保护调制信号。但是对于使用非线性反馈控制环路的展布频谱时钟发生器，由于频谱被扩展地如此窄，以致具有小时间常数100Khz的视频滤波器中没有什么可被保护。具有小带宽的视频滤波器是测量辐射时钟信号的平均能量的唯一方法。当频率扩展很大时，展布频谱时钟的调制频率变得比10Khz还小。传统地，选择高于30Khz的展布频谱时钟的调制信号，所以调制信号的频率在听得见的范围之外。由于非线性反馈控制环路的调制信号是随机噪声，而不是具有固定频率的信号，嘈杂的调制信号将就像在听得见的频率范围内的规则的噪声一样，所以，即使它在听得见的范围内，它也将不产生任何值得注意的影响。当频率的扩展很大时，时钟的扩展最有效，来自VCO的信号的周跳可以被容易地产生。频率扩展需要至少多于3。/。以减小时钟能量至低于-40db。更小的扩展就不具有足够的时间来引起周跳，所以时钟的能量仍然非常集中，尽管它仍比现有技术好很多。这将对要求小频率扩展的应用是个问题，例如，对于仅0.5%的频率扩展。为了产生像这样具有有效随机扩展的小频率扩展请求，我们需要做一些额外的工作。为小频率扩展时钟信号提供有效随机扩展的一个方法是，首先使用混频器来产生具有更高百分比频率扩展的高频时钟信号，然后，使用分频器对高频时钟信号进行分频以产生具有期望频率扩展的期望频率时钟的输出，如图57所示。假设，首先，我们产生具有频率扩展Af的期望低频时钟信号F。ut109，以及不具有频率扩展但具有等于期望低频时钟信号F。ut109的N-1倍的频率的高频时钟信号，如果我们使用混频器612来将这两个信号混合在一起，我们可以提取高频时钟信号，其频率为具有来自混频器的输出的Af的频率扩展的期望的低频时钟信号的频率的N倍。我们可以使用N路分频器616来分频并产生具有期望频率F。ut109的时钟，期望频率的时钟扩展将是Af/N。假设具有5y。频率扩展的低频时钟的原始扩展损耗是-45db，我们选择N=10，那么，具有0.50/。扩展的期望时钟的扩展损耗将变成-35db，其仍然比当前技术提供的扩展损耗高很多。这个方法确实需要大量的硬件，但是它也具有极好的扩展损耗的低频时钟。对具有小频率扩展的展布频谱时钟增加扩展损耗的另一方法是人为地增加周跳。如前所述地，周跳可以复位最终误差校正输出115上的扩展调制信号，所以最终误差校正输出115上的调制信号的振幅、频率和相位变得完全随机。对于具有小频率扩展的展布频谱时钟发生器，由于最终误差校正输出115的扩展不够长来产生周跳，最终误差校正输出115上的调制信号的振幅仅能在小范围内波动，所以扩展损耗很小。幸运地是，通过利用当非线性反馈控制环路U6和120在振荡相位564中工作时闭环增益的极性不相关的事实，周跳可以被人工地加到使用非线性反馈控制环路的展布频谱时钟发生器中。由于闭环增益的极性是不相关的，即使当判决输出123的极性被转换，非线性反馈控制环路116和120仍可以振荡。当判决输出123的极性的转换对于最终误差校正输出115上的扩展调制信号是异步并且是随机的时，它可以为展布频谱时钟发生器产生许多短的频率扩展，就像由于周跳，在最终误差校正信号115上的调制信号的复位引起的短的频率扩展。判决输出123的极性的转换有效地转换方向以产生最终误差校正输出115上的扩展调制波形到反馈模块105。结果，最终误差校正输出115上的调制信号的振幅将在零和最终误差校正输出115上的扩展调制信号的峰值之间变得随机，并且最终误差校正输出115上的调制信号的频率和相位也变得随机，所以扩展损耗显著地增加了。使用非线性反馈控制环路的展布频谱时钟发生器的框图如图58和59所示，其对判决输出123可随机转换极性，以产生人工周跳来增加扩展损耗。在这些框图中，单刀双掷开关600被用于选择正常判决输出123或者转换的判决输出123作为最终判决输出信号604来驱动转发模块163。单刀双掷开关600的操作和最终判决输出信号604的状态由来自随机芯片发生器602的输出信号的状态决定。随机芯片发生器602产生一系列随机地处于H和L状态之间的数字信号。当来自随机芯片发生器602的输出信号是L时，开关600将选择正常判决输出123作为最终判决输出信号604，并且当来自随机芯片发生器602的输出信号是H时，开关600将选择正常转换的判决输出作为最终判决输出信号604。开关600通常处于H或者L值，比到反馈模块105的最终误差校正输出115上的扩展调制信号的周期更长。如图58和59所示将人工的周跳加到使用非线性反馈控制环路606和608的展布频谱时钟发生器的技术也可以被应用到使用其它同样增大扩展损耗的工艺的其他展布频谱时钟发生器。可以从该技术容易地获利的一个工艺是使用查找表扩展时钟的工艺。在该工艺中，时钟扩展的频率量由存储在查找表中的公式决定，甚至藉由重复的确定性调制信号，仍可以通过随机地转换方向来时钟记录存储在查找表中的公式，来添加周跳。所以，时钟信号的方向的转换以时钟记录存储在查找表中的扩展调制信号可以产生许多短的频率扩展，这样，确定性调制信号的振幅、频率和相位变得随机。结果，最终误差校正输出115上的扩展调制信号的振幅将在零和重复的确定性扩展调制信号的峰值之间变得随机，并且扩展调制波形的频率和相位也变得随机，所以扩展损耗显著地增加了。随机地转换方向以产生到展布频谱时钟发生器的反馈模块105的最终误差校正输出115上的扩展调制函数是有效的方法，用来产生随机扩展以增加展布频谱时钟发生器的扩展损耗，不论到反馈模块105的最终误差校正输出115上的扩展调制信号是随机的或者是确定的。当我们比较F1和F3的结果时，很明显，用更多频率比较器可以改进扩展损耗。在理论上，如果使用更多频率比较器，扩展损耗可以甚至进一步地被改进。扩展损耗的改进应该与log,o(N)成正比，其中N是最终完全非线性频率比较器216使用的非线性频率比较器的数量。如图55所示的设计是非线性频率比较器216的最好的设计，尽管它需要大量的硬件。在该设计中，最终判决输出123是基于来自N个非线性频率比较器的输出的大多数表决的二进制输出。工业应用性在诸如PC，膝上型电脑，打印机，电子照相机和蜂窝电话等的消费电子领域，对稳定的时钟有显著的要求，该稳定的时钟具有最少量频率扩展而仍然提供足够扩展损耗以通过对来自时钟及其谐波的乱真辐射的FCC要求。通过以更少的时间制造更低成本的产品投放市场，这些产品可以极大地受益于这些发明。权利要求1、一种产生展布频谱时钟信号的设备，其特征在于，包括非线性误差比较器(118)，用于在该非线性误差比较器(118)的第一输入端接收基准信号(110)；反馈控制环路(116)，具有与所述非线性误差比较器(118)的输出端连接的输入端；以及所述反馈控制环路(116)的输出端，该输出端与所述非线性误差比较器(118)的第二输入端连接；其中，所述非线性误差比较器(118)产生所述反馈控制环路(116)的无限大闭环增益，以产生从所述反馈控制环路(116)的所述输出端输出的反馈信号(112)，所述反馈控制环路(116)在所述基准输入信号(110)周围随机地振荡。2、如权利要求1所述的设备，其特征在于，所述非线性误差比较器(118)包括非线性频率比较器(200)。3、如权利要求1所述的设备，其特征在于，所述非线性误差比较器(118)进一步包括差分模块(103)，比较提供给所述非线性误差比较器(118)的第一输入端的所述基准信号(110)和在所述非线性误差比较器(118)的第二输入端接收到的信号(112)，用所述比较的结果产生误差输入值(114);以及增益模块(107)，用于接收所述误差输入值(114)，且无论误差输入值(114)为何值，在所述非线性误差比较器(118)的所述输出端产生双极数字判决输出(123)。4、如权利要求3所述的设备，其特征在于，所述非线性频率比较器(200)包括正交模块(305)，具有输出所述基准输入信号(110)的输出；复位脉冲模块(307)，连接用以接收所述基准输入信号(110);以及判决模块(309)，与所述复位脉冲模块(307)连接并输出所述双极数字判决输出(123)。5、如权利要求4所述的设备，其特征在于，所述复位脉冲模块(307)包括三个相位频率检测器(PFD)，每个检测器接收互相偏移120度的三个正交基准输入信号(IIO)中的一个信号，并且每个检测器具有与OR门(256)连接的输出，所述OR门(256)输出最终复位信号(258)至所述判决模块(309)。6、—种产生展布频谱时钟信号的方法，其特征在于，包括提供基准信号(110)至非线性误差比较器(118)的第一输入端；将反馈控制环路(116)的输入端与所述非线性误差比较器(118)的输出端连接；将所述反馈控制环路(116)的输出端与所述非线性误差比较器(118)的第二输入端连接；以及产生所述反馈控制环路(116)的无限大闭环增益，从而产生所述反馈控制环路(116)的振荡以产生从所述反馈控制环路(116)的所述输出端输出的反馈信号(112)，所述反馈控制环路(116)在所述基准输入信号(110)周围随机地振荡。7、如权利要求6所述的方法，其特征在于，所述反馈控制环路(116)的无限大闭环增益的产生包括比较提供至所述非线性误差比较器(118)的所述第一输入端的所述基准信号(110)和在所述非线性误差比较器(118)的所述第二输入端接收到的信号(112)，所述比较的结果产生误差输入值(114);以及无论所述误差输入值(114)为何值，在所述非线性误差比较器(118)的所述输出端产生双极数字判决输出(123)。8、如权利要求7所述的方法，其特征在于，所述非线性误差比较器(118)包括非线性频率比较器(200)。9、如权利要求8所述的方法，其特征在于，所述非线性误差比较器(118)进一步包括差分模块(103)，比较提供至所述非线性误差比较器(118)的所述第一输入端的所述基准信号(110)和在所述非线性误差比较器(118)的所述第二输入端接收到的信号(112)，所述比较的结果产生误差输入值(114);以及增益模块(107)，用于接收所述误差输入值(114)，且无论该误差输入值(114)为何值，在所述非线性误差比较器(118)的所述输出端产生双极数字判决输出(123)。10、如权利要求9所述的方法，其特征在于，所述非线性频率比较器(200)包括正交模块(305)，具有输出所述基准输入信号(110)的输出；复位脉冲模块(307)，连接用以接收所述基准输入信号(110);以及判决模块(309)，与所述复位脉冲模块(307)连接并输出所述双极数字判决输出(123)。11、如权利要求10所述的方法，其特征在于，所述复位脉冲模块(307)包括三个相位频率检测器(PFD)，每个检测器接收互相偏移120度的三个正交基准输入信号(110)中的一个信号，并且每个监测器具有与OR门(256)连接的输出，所述OR门(256)输出最终复位信号(258)至所述判决模块(309)。全文摘要本发明提供用于扩展时钟信号以产生时钟信号的随机扩展的电路、系统和方法，其最大可能地减小了由时钟信号及其谐波产生的乱真辐射的能量密度。这些新的发明利用非线性反馈控制环路来帮助产生展布频谱时钟，最终得到无需采用昂贵的屏蔽罩和其他EMI抑制方法即能够达到对时钟信号及其谐波产生的乱真辐射的FCC要求的电子产品。文档编号H03L7/06GK101356734SQ200680050585公开日2009年1月28日申请日期2006年11月7日优先权日2005年11月7日发明者文·T·林申请人:吉斯通半导体有限公司