专利名称：译码电路和显示装置的制作方法
技术领域：
本发明涉及对多位数字数据进行译码，输出与多位数字数据相对应的电信号(电压)的译码电路，特别涉及在把多位数字数据变换为模拟电信号的数字/模拟转换中使用的译码电路以及使用该译码电路的显示装置。更特定地说，本发明涉及在图像显示装置中生成与输入像素数据相应的像素写入电压的数字/模拟变换部的译码电路的结构。
背景技术：
当从多个输出候补中选择1个候补的情况下，一般是利用译码电路。通过利用n位的数字信号，能够从2的n次方的输出候补中选择1个候补，与对各个输出候补输入选择信号的结构相比，能够降低电路的占有面积。
译码电路的结构根据该译码电路利用的用途而不同。例如，如在存储器电路中的地址译码电路中那样，当将多个信号线中的1条驱动为选择状态的情况下，如NAND型译码电路等那样，使用利用逻辑门的译码电路。按照n位数字数据的位值的组合(图案)，逻辑门群把多个信号线中的1条信号线驱动至选择状态。
另一方面，当从多个电信号(表示电流或者电压)中选择输出1个电信号的情况下，一般用使用了开关矩阵的ROM型译码电路。按照输入多位数字信号有选择地把开关矩阵内的开关元件设置为导通状态，确定1个电信号的传递线路。沿着该经过确定的线路把1个电信号传递到输出部。开关元件和输入多位数字数据的连接是唯一并且固定地设定的，此外开关元件的开/关状态和对应的输入多位数字信号的位的关系也是被唯一确定的。
这种ROM型译码电路即使作为查表等使用的情况也很多，在具体的用途之一中，有把输入多位数字数据变换为模拟信号(电压)的数字/模拟变换电路。准备与可以表现输入多位数字数据的电平每一个相应的基准电压。在译码动作时，选择与输入的多位数字数据的值对应的基准电压。输入多位数字数据表现的值是离散值，此外，基准电压电平也是离散性的。该基准电压在多位数字数据的最大值和最小值之间取与输入数字数据的位值相应的电压电平，得到把输入多位数字数据变换为模拟电压的电压作为输出电压。
这样的数字/模拟变换电路例如被用于在液晶显示装置中产生像素的写入电压的驱动装置中。与输入像素数据对应地选择基准电压，在液晶元件等显示元件的像素电极上写入该经过选择的基准电压。当显示元件是液晶元件的情况下，像素的亮度因为根据像素电极间的电压设定，所以在液晶元件中能够表现白以及黑之间的中间值，可以进行灰度显示。通过根据红(R)、绿(G)以及蓝(B)分别对应地设置该液晶元件，实现彩色图像的灰度显示。
在像素的数据是n位的情况下，可以进行2的n次方的灰度显示。相应地，作为基准电压电平需要2的n次方的电平。作为一例，在n＝6的情况下，2的6次方是64，红(R)、绿(G)以及蓝(B)各自可以进行64级灰度显示，实现相当于26万色的多色显示。此外，当n＝8的情况下，红(R)、绿(G)以及蓝(B)各自可以进行256(2的8次方)级灰度显示，可以进行相当于1677万色的多色显示。
现在，考虑每1种颜色的数字/模拟变换电路。当用ROM型译码电路实现数字/模拟变换电路的情况下，在利用开关矩阵的结构中，单纯地与各基准电压电平对应地在各自上串联连接接收输入数字信号位的开关晶体管。这种情况下，需要n×(2^n)的开关元件，译码电路的布局面积增大。在此，“^”表示幂。因而，当和显示板一体地把驱动电路形成在同一芯片上的情况下，芯片面积变大，成为对显示装置的小型化的大的障碍。
谋求降低用于生成该像素显示装置的像素写入电压的数字/模拟变换电路的尺寸的结构在文献1(特开2001-133754号公报)、文献2(特开2005-283777号公报)以及文献3(特开2003-241716号公报)中被公开。
在文献1所示的结构中，设置根据沿着列方向导入的灰度选择位的内容，使多电平灰度电压信号之一通过行方向输出的译码器部。在各行中，设置最低位译码部和高位译码部。最低位译码部按照灰度选择位的最低位选择输出多个(2个)灰度电压信号之一。高位位译码部与各最低位位译码部对应地被设置，按照在灰度选择位中除去最低位位的高位位有选择地使对应的行的灰度电压信号通过。各高位位译码部在各行上被串联地排列，具有提供分别不同的灰度选择位的多个晶体管元件。
该文献1把传递灰度电压信号的信号线共用化，用高位位译码部选择输出由低位位选择出的多个灰度电压信号之一。由此，降低与该灰度数成正比地排列在纵向上的灰度电压信号线以及晶体管的个数，谋求缩小纵向(排列灰度电压的方向)的尺寸。
文献2用动态电路构成用于选择灰度电压的译码器电路部。在该译码电路中，在选择邻接灰度电压的译码器中使相同逻辑的晶体管共用。以各位位置的每个上进行2∶1选择、所谓的“竞赛方式(ト一ナメント)”选择灰度电压。在该文献2中，用动态电路构成译码器电路，在显示像素数据连续时，在由该连续显示像素数据进行的灰度电压选择时，谋求防止灰度电压同时变成选择状态的现象。
此外，文献3(特开2003-241716号公报)通过分时驱动并提供灰度基准电压，谋求降低所配置的译码器的个数。具体地说，首先，把最低位位强制地设定为偶数值，选择偶数位置的灰度基准电压，保持在输出电容上。接着，按照输入数据位，有选择地进行奇数位置的灰度基准电压的选择。如果输入数据是偶数值，则不选择奇数位置的灰度基准电压，而输出以前选择的偶数灰度电压。
在文献1所示的译码电路的构成中，把相对最低位位设置的晶体管元件在各行中并联地配置，按照该最低位位在各行中选择2个灰度电压中的一个。在高位位译码器部中，对各行配置按照该高位位有选择地导通的晶体管元件的串联体。因而，在各灰度电压的每一个上，与配置按照灰度电压选择位导通的晶体管元件的串联体的译码器的结构相比，横向(行的延伸方向)的尺寸因该并联排列而增加。通常，在该图像显示装置中，选择灰度电压的译码电路与各像素列的数据线相对应地被配置。因而当横向尺寸增加的情况下，与该每像素列对应地配置译码电路变得困难，显示装置的高精细化变得困难。此外，在1个译码电路中，相对备行配置的高位位译码电路共用地与灰度电压输出线结合。因而，与该输出线连接的晶体管元件(开关元件)与相对各灰度基准电压配置开关元件的串联体的以往的结构相比只能减半。其结果，附带在该输出线上的寄生电容大，该译码电路的应答速度慢，产生不能实现高速动作的问题。
此外，在该文献1中，用单一的晶体管构成有选择地使灰度电压通过的开关元件。因而，例如当该灰度电压是中间电压的情况下，如果不把栅极电压设定为足够的大小，则由于该开关元件的阈值电压损失，传递正确的中间电压变得困难。因而，在该文献1中所示的译码电路的结构中，对于伴随最近的高精细化带来的像素数增大，译码时间减少的情况，产生在规定时间内该输出电压设定变得困难等问题。
此外，在文献2所示的结构中，以通过各位进行2∶1选择的所谓的“竞赛方式”对灰度电压选择位进行译码，根据该译码结果，选择灰度电压传递到输出线。因而，通过译码电路部的共用化，能够减少晶体管元件。但是，与各基准电压相对的译码器的晶体管段数主要和按照NAND型译码器结构选择基准电压的情况相同。因而，减少纵向以及横向的尺寸是困难的。此外，在输出线上连接有传递各灰度电压的输送门。因而，伴随在该输出线上的寄生电容大，将产生高速地且把灰度电压传递到输出线进行稳定困难的问题。
此外，在文献3的构成中，通过分时驱动并提供灰度基准电压，译码电路个数减少，相应地能够降低纵向尺寸。但是，因为利用分时传递灰度基准电压，所以需要在各个基准电位线上在规定时间内使对应的电位变化。因此，译码电路由于进行分时驱动，因而需要更高速驱动，对于由像素数增大带来的译码时间减少，产生生成经过充分稳定的灰度电压困难的问题。
此外，在该文献3的构成中，基准电位线和构成译码电路的晶体管列平行地配置，被共用地设置在与各像素数据线对应地配置的译码电路中。因而，在分时驱动该基准电位线的情况下，产生由于该电位变动，经由电容耦合发生模拟噪声，生成正确的灰度电压困难这种问题。
该译码电路的结构并不只限于应用到生成与输入数字数据相应的模拟电压的数字/模拟变换电路的结构中，例如在用译码电路确立某一信号的传递线路的开关矩阵电路等结构中，也产生和这些译码电路同样的问题。
发明内容
本发明的目的在于提供以小占有面积高速进行译码动作，能够正确并且稳定地生成与输入信号相应的输出信号的译码电路。
本发明的另一目的在于提供一种能够以少的元件个数高速进行输入数据的译码动作，生成模拟电压信号的数字/模拟变换用译码电路以及包含该译码电路的显示装置。
本发明的译码电路具备第1位群译码电路，对具有多个位的多位数字数据进行译码，生成表示该译码结果的电信号，该译码电路具备第1位群译码电路，其与具有上述多位数字数据的至少1位的第1位群对应设置，将上述第1位群的位进行译码，以从沿着第1方向配置的多个输出候补中选择与译码结果对应的输出候补进行输出，上述第1位群译码电路包含对于规定数的输出候补的组的每个分别配置的、各自共用地接收上述第1位群的位，以从对应的输出候补的组中选择1个输出候补的多个第1子译码电路，上述多位数字数据被分割成多个的位群，其中所述多个的位群中的至少1个具有多个位，上述多个的位群包含上述第1位群，与各位群对应地配置位群译码电路，上述位群译码电路包含上述第1位群译码电路，并且各上述第1子译码电路包含对于不同的输出候补而设置且沿着第2方向被并排配置的多个单元译码器(unit decoder)。
本发明的译码电路具备与上述多个的位群的最后的位群对应地设置的、共用地接收上述最后的位群的位进行译码的最终位群译码电路，上述最终位群译码电路与前段的位群译码电路的输出分别对应地被配置、并按照上述最终位群的位来选择前段的位群译码电路的输出中对应的输出，并传递给输出信号线的多个最终段子译码电路。
本发明的显示装置包含本发明的译码电路，具备把多位数字数据表现的显示像素数据变换为模拟电压的数字/模拟变换电路；在各自上结合多个显示像素的多条数据线；按照数字/模拟变换电路输出的模拟电压驱动数据线的数据线驱动电路。
在依据本发明的译码电路中第1位群译码电路中，在从多个输出候补的组中选择1个输出候补的第1子译码电路中，与不同的输出候补相对应地配置的单元译码器沿着和输出候补的排列方向不同的方向被并联地配置。下段以后的位群译码电路选择1个子译码电路的组的输出。因而，能够降低在该译码电路的输出候补排列的方向上的尺寸。例如，当第1位群用1位构成的情况下，沿着译码电路的、输出候补的排列方向的尺寸大致能够减半。
此外，最终位群译码电路把前段的位群译码电路的输出有选择地传递到输出信号线。因而，与输出信号线连接的最终段子译码电路的个数能够降低到前段的位群译码电路的输出的个数，能够降低输出信号线的寄生电容。
此外，通过把该译码电路应用到生成图像显示装置的灰度电压的电路，能够实现能够以高速生成与输入像素数据相应的灰度电压的、小占有面积的像素驱动电路。
本发明的上述以及其他目的、特征、局面以及优点能够根据附图从能够理解的与发明有关的以下的详细说明中明确。
图1是概略地表示依照本发明的译码电路的概念结构图。
图2是概略地表示图1所示的第1子译码电路的结构图。
图3是概略地表示图1所示的最终子译码电路的结构图。
图4是概略地表示依照本发明的实施方式1的译码电路的结构图。
图5是概略地表示图4所示的译码电路的开关元件的排列的图。
图6是一览表示图4以及图5所示的译码电路的各子译码电路的导通状态和所提供的数据位的逻辑的关系的图。
图7是概略地表示图5所示的译码电路的平面布局的图。
图8是表示图5所示的译码电路的平面布局的变更例子的图。
图9是表示图5所示的译码电路的进一步的其他平面布局的图。
图10是概略地表示按照本发明的实施方式2的译码电路的结构图。
图11是表示图10所示的译码电路的开关元件的排列的图。
图12是概略地表示图10以及图11所示的译码电路的平面布局的图。
图13是概略地表示图10以及图11所示的译码电路的平面布局另一例图。
图14是模式化地表示按照本发明的译码电路的子译码电路的构成过程的图。
图15是表示图14所示的子译码电路的构成过程的第1步骤的结构图。
图16是概略地表示进行图15所示的子译码电路的共用化处理后的子译码电路的配置图。
图17是概略地表示按照本发明的实施方式3的数据位和子译码电路的关系图。
图18是一览表示按照本发明的实施方式3的译码电路中的开关元件的逻辑图。
图19是概略地表示实现图18所示的逻辑的译码电路的结构图。
图20是表示图19所示的译码电路的开关元件的排列的一个例图。
图21是概略地表示按照本发明的实施方式3的变更例子的译码电路的结构图。
图22是表示图21所示的译码电路的开关元件的排列图。
图23是表示在本发明的实施方式3中的基准电压发生电路结构例图。
图24表示在本发明的实施方式3中的基准电压发生电路的配置的变更例子的图。
图25是表示本发明的实施方式3中的基准电压发生电路的配置的又一例图。
图26是模式化表示使用图24以及图25所示的基准电压发生电路时的译码序列图。
图27是模式化表示使用图24以及图25所示的基准电压发生电路时的译码序列另一例图。
图28是表示用于实现图27所示的译码顺序的译码动作控制部的结构例图。
图29是表示图28所示的译码动作控制部的动作的时序图。
图30是表示利用图24以及图25所示的基准电压发生电路时的译码顺序的另一例图。
图31是表示用于实现图30所示的译码顺序的译码动作控制部的结构例图。
图32是表示图31所示的译码控制部的动作的信号时序图。
图33是概略地表示按照本发明的实施方式4的图像显示装置的主要部分的结构图。
图34是表示图33所示的基准电压发生电路的结构例图。
图35是表示产生图33所示的切换控制信号以及选择控制信号的部分的结构例图。
图36是表示图33所示的显示装置的译码动作的时序图。
图37是概略地表示在本发明中使用的开关元件的剖面构造图。
具体实施例方式图1是表示按照本发明构成的译码电路的概念结构图。在图1中，概念地表示按照本发明的译码电路的主要部分的结构。在该图1中，把选择构成输出候补的输入IN(INA，INB...)的选择控制信号(多位数字数据)分割为多个位群。在图1中，分割为控制信号位群S1(a位)、S2(b位)、S3(c位)、...Sf(k位)。与这些位群S1(a位)、...Sf(k位)分别对应地设置第1位群译码电路FBD、第2位群译码电路SBD、第3位群译码电路TBD、...最终位群译码电路LBD。
第1位群译码电路FBD包含与2的a次方的输入(输出候补)群IN(INA，INB)分别对应地设置的第1子译码电路FSD。该第1子译码电路FSD各自按照控制信号位S1(a位)进行2的a次方1选择，从对应的2的a次方的输入(输出候补)中选择1个输入。
第2位群译码电路SBD包含与2的b次方个第1子译码电路FSD对应地设置的第2子译码电路SSD。该第2子译码电路SSD按照控制信号位群S2(b位)，进行2的b次方1选择，选择对应的2的b次方个第1子译码电路FSD的输出中的1个。
第3位群译码电路TBD包含与2的c次方个第2子译码电路SSD的组对应地设置的第3子译码电路TSD。该第3子译码电路TSD按照控制信号位群S3(c位)，进行2的c次方1选择，选择对应的2的c次方个的第2子译码电路SSD的输出中的1个。
以后，在控制信号位的位群中在对应地配置的位群译码电路上进行同样的选择动作。
最终位群译码电路LBD包含与前段的2的k次方个的子译码电路的输出分别对应地设置的最终子译码电路LSD。该最终子译码电路LSD按照控制信号位群Sf(k位)选择2的k次方个前段的子译码电路的输出中的1个，生成最终输出OUT。各最终子译码电路LSD分别包含按照控制信号位群Sf(k位)的位有选择地导通的开关元件的串联体。
在该图1所示的译码电路的结构中，选择从控制信号位群S1(a位)到Sf(k位)构成的多位选择控制信号指定的输入(输出候补)IN，生成最终输出OUT。
各控制信号位群的位数a、b、c...、k的至少1个是多位，在各位群译码电路中，与进行2∶1选择的“竞赛方式”相比，能够减少译码电路的位群译码电路的段数。
此外，在最终位群译码电路LBD中，最终子译码电路LSD用开关元件的串联体构成。因而，与生成最终输出OUT的输出线结合的开关元件的个数大幅度减少，能够降低伴随该输出线的寄生电容。由此，能够按照控制信号高速地进行译码动作生成最终输出OUT。
图2是概略地表示图1所示的第1子译码电路FSD的结构图。在该图2中，第1子译码电路FDS包含相对多个输入(输出候补)IN(0)-IN(m)各自设置的单元译码器UD。对这些单元译码器UD中共用地提供控制信号位群S1(a位)。该单元译码器UD相对输入(输出候补)IN(0)-IN(m)排列的纵向(第1方向)沿着横向(第2方向)并联地配置，分别按照控制信号位群S1(a位)有选择地把1个变成导通状态，把对应的输入IN(i)传递给输出OUT。在此，a、m是大于等于1的整数。
因而，当设置(m+1)个输入(输出候补)的情况下，因为在横向按1列排列整齐地并联地配置单元译码器UD，所以能够降低纵向的译码电路的尺寸。由此，能够降低输出线的寄生电容并且降低纵向的译码电路的尺寸，能够实现以小占有面积且具有高速动作特性的译码电路。
图3是表示图1所示的最终子译码电路LSD结构图。如该图3所示，最终子译码电路LSD包含与对应的控制位群Sf(k位)的各位相对应地配置的k个开关元件SW的串联体。该k个开关元件SW的串联体根据控制信号位群Sf(k位)有选择地导通，形成信号传递线路。对于输出线，在最终子译码电路LSD中，仅连接1个开关元件。因而，开关元件例如用TFT(薄膜晶体管)形成，即使其栅-漏间的寄生电容大的情况下，也只是将各最终子译码电路的开关元件的栅-漏间电容连接在输出线上，能够降低输出线的寄生电容。
图4是概略地表示按照本发明的实施方式1的译码电路的结构图。在图4中，作为一个例子表示按照多位数字数据PD的6位D0-D5，选择64个输出候补V0-V63中的1个，作为输出信号VOUT输出到输出线OL的译码电路的结构。输出候补V0-V63作为一例是电压电平分别不同的基准电压，在图像显示装置中是作为像素写入电压利用的灰度电压。基准电压的各注脚与灰度0-63相对应，选择与用数据位D0-D5表现的注脚(灰度)对应的基准电压(灰度电压)，作为最终电信号传递到输出线OL。
在图4中，译码电路包含按照多位数字数据PD的最低位位(LSB)D0对输出候补群V0-V63进行2比1选择的第1位群译码电路FBD；按照低位侧2位D1和D2，对第1位群译码电路FBD的输出进行4比1选择的第2位群译码电路SBD；按照剩下的高位3位D3-D5对第2位群译码电路SBD的输出进行8比1选择，从第2位群译码电路SBD的输出中选择1个，把输出电压VOUT传递到输出线的最终位群译码电路LBD。
数据位D5是最高位位(MSB)。通过在第1位群译码电路FBD中进行2比1选择，在第2位群译码电路SBD中进行4比1选择，在最终位群译码电路LBD中进行8比1选择，能够从64个输出候补V0-V63中选择1个输出候补进行输出。
第1位群译码电路FBD分别相对邻接的2个输出候补(以下，称为灰度电压)设置，包含按照最低位位D0从对应的2个输出候补中选择1个电压的第1子译码电路FSD0-FSD31。
这些第1子译码电路FSD0-FSD31各自分别包含按照位D0以及反转位/D0(D0B)选择对应的邻接的灰度电压的开关元件SWE以及SWO。这些开关元件SWE以及SWO各自作为对应的子译码电路的单元译码器使用。这些开关元件SWE以及SWO沿着与沿灰度电压V0-V63的输入节点排列整齐的第1方向正交的第2方向并联地配置。
在共用地接收位D0的第1子译码电路FSD0-FSD31中，通过沿着第2方向排列整齐地并联地配置各自具有作为1个单元译码器功能的开关元件SWE以及SWO，第1子译码电路FSD0-FSD31可以分别相对2个灰度电压只设置1个，与分别对应各灰度电压将开关元件(单元译码器)SWE以及SWO沿着第1方向配置的结构相比，能够把译码电路的纵向(第1方向)上的尺寸减少一半。此外，第1子译码电路只是按照最低位位(LSB)D0进行译码动作，在横向(第2方向)上的译码电路的尺寸的增大只是开关元件1个，能够抑制横向的尺寸增大。
第2位群译码电路SBD包含与第1子译码电路FSD0-31的规定数(4个)的子译码电路的组分别对应地设置的第2子译码电路SSD0-SSD7。这些第2子译码电路SSD0-SSD7共用地接收位D1和D2，从对应的第1子译码电路的组中选择1个子译码电路的输出。这些第2子译码电路SSD0-SSD7各自包含与对应的组的4个第1子译码电路分别对应地设置的单元译码器USD0-USD3。这些单元译码器USD0-USD3各自包含按照位D1和D2有选择地导通的开关元件SSW0以及SSW1的串联体。在开关元件SSW0以及SSW1都变成导通状态时，对应的单元译码器把对应的第1子译码电路的输出传递到最终位群译码电路LBD。
这些开关元件SSW0以及SSW1各自由所提供的位在H电平(“1”)时导通的正极性开关以及所提供的位在L电平(逻辑“0”)时导通的负极性开关之一构成。由此，按照低位2位D1以及D2的逻辑值的组合，在第2子译码电路SSD0-SSD7各自中，单元译码器USD0-USD3中1个变成导通状态。
最终位群译码电路LBD包含相对第2子译码电路SSD0-SSD7各自的输出而设置的最终子译码电路LSD0-LSD7。这些最终段子译码电路LSD0-LSD7用分别按照位D3-D5有选择地变成导通状态的开关元件LSW0-LSW2的串联体构成。这些开关元件LSW0-LSW2也用正极性开关或者负极性开关构成，按照位D3-D5的图案最终子译码电路LSD0-LSD7之一变成导通状态。因而，这些最终子译码电路LSD0-LSD7各自还具有用于选择前段的子译码电路的输出之一的、最终子译码电路的单元译码器功能。
在输出线OL上只是并联地结合8个最后段子译码电路LSD0-LSD7，能够降低该输出线OL的寄生电容，能够高速地按照译码结果生成输出线OL的输出电压VOUT。此外，当用MOS晶体管构成开关元件的情况下，其电容值变成最大的值是在形成通道、作为MOS电容起作用的情况下。这种情况下，也是在最终位子译码电路LSD0-LSD7中，最终输出段晶体管变成导通状态的是4个，能够降低输出线OL的寄生电容。
图5是表示图4所示的译码电路的开关元件的具体结构例图。在图5所示的译码电路的结构中，在与图4所示的译码电路对应的部分上标注相同的参照符号，并省略其详细说明。
在图5中，开关元件SWE、SWO、SSW0-SSW1以及LSW0-LSW2各自用以P沟道MOS晶体管和N沟道MOS晶体管的并联体构成的CMOS传输门(模拟开关)构成。在图5中，在衬底区域上用朝外的箭头表示P沟道MOS晶体管，在衬底区域上用朝内的箭头表示N沟道MOS晶体管。
因为分别用CMOS传输门构成开关元件SWE、SWO、SSW0-SSW1以及LSW0-LSW2，所以为了控制这些通道，使用互补数据位D0、D0B-D5、D5B。在此，DiB是位Di的反转位。
通过把CMOS传输门作为开关元件使用，在输出候补的电信号传递时，因为利用互补信号作为导通控制信号，所以不需要考虑MOS晶体管的阈值电压损失，不需要放大导通控制信号(互补数据位D0，D0B-D5，D5B)的信号振幅。例如，当把灰度电压作为输出候补使用的情况下，能够把在该灰度电压的最大电压以及最小电压之间变化的2值信号作为控制信号使用，能够降低生成导通控制信号(数据位)的电路的消耗电流，此外，能够缩小直至导通控制信号(数据位)稳定所需要的时间。
图6是一览表示图4以及图5所示的译码电路的各开关元件(CMOS传输门)变成导通状态时的数据位的逻辑图。在图6中，向下箭头表示在1个子译码电路中单元译码器被结合在共用输出上的情况。例如在相对灰度电压V63以及V62设置的第1子译码电路FSD31中，在数据位D0是H电平时，灰度电压V63因开关元件SWO导通而选择，在数据位D0是L电平时，图5所示的开关元件SWE导通，选择灰度电压V62。以下，在相对最低位位(LSB)D0设置的第1子译码电路中，设置利用数据位的H电平以及L电平的组合而互补地导通的开关元件对分别作为单元译码器。
在相对数据位D1以及D2设置的第2子译码电路SSD0-SSD7各自中，把按照数据位D1以及D2的相同逻辑导通的开关元件列(单元译码器)配置在相同位置上。例如，在第2子译码电路SSD7中，在数据位D1以及D2都是H电平时，单元译码器USD3导通，选择前段的第1子译码电路FSD31的输出。因而，在第2子译码电路SSD7-SSD0各自中，按照数据位D1以及D2，相同位置的1个单元译码器导通，进行4∶1选择，根据与基于最低位位(LSB)D0的在第1子译码电路FSD31-FSD0中的2∶1选择的组合，进行合计8∶1选择。
在最终位群译码电路中，对最终子译码电路LSD7-LSD0的开关元件各自，共用地提供位D3-D5，根据这些位D3-D5的不同的组合有选择地导通。例如，最终子译码电路LSD7在位D3-D5全部是H电平时导通，选择对应的前段的第2子译码电路SSD7的输出电压。
在最终位群译码电路LBD中，1个最终子译码电路变成导通状态。提供图6所示的各开关元件的数据位D0-D5的逻辑值在第1方向上从最低位的位置的位群开始按顺序根据从灰度电压V0到灰度电压V63的电压电平，其值顺序增大。因而，按照数据位D0-D5，能够选择具有对应的大小的1个灰度电压，能够实现数字数据PD的模拟变换。
例如在选择灰度电压V32的情况下，数据位D0-D5取(L，L，L，L，L，H)的值(图案)。在最终位群译码电路LBD中，最终子译码电路LSD4的开关元件全部变成开状态。在最终子译码电路LSD3-LSD0中，与该输出线OL连接的开关元件(LSW2)全部变成非导通状态，其导通电容不会对该输出线OL带来影响。另一方面，在最终子译码电路LSD7-LSD5中，虽然与输出线OL连接的开关元件LSW2变成导通状态，但在最终子译码电路LSD6以及LSD7中，开关元件LSW1(参照图5)是关闭状态。在最终子译码电路LSD5中开关元件LSW0(参照图5)变成关闭状态。在最终子译码电路LSD4中，相对灰度电压V34的第2子译码电路的单元译码器的开关元件SSW1(参照图5)变成导通状态，相对最终子译码电路LSD4的输入的寄生电容(导通电容)充分地附带。
因而，在选择该灰度电压V32的情况下，附带在输出线OL上的最终段子译码电路LSD4的寄生电容以外的导通电容只是最终段子译码电路LSD6以及LSD7各自的开关元件LSW2、最终段子译码电路LSD5的开关元件LSW1以及LSW2。能够大幅度降低附带在输出线OL上的寄生电容，能够大幅度降低在选择基准电压(灰度电压)的传递电路上的RC时间常数。由此，能够高速地把按照译码动作选择的与灰度对应的灰度电压传递到输出线OL上。
此外，在译码高位位群D3-D5的最终段的子译码电路中，设置8个最终子译码电路LSD0-LSD7，在各自中只配置开关元件的串联体，能够降低开关元件的个数。因而，能够降低用于传递这些数据位D3-D5的控制信号线的负荷，能够高速地把数据位D3-D5设定为稳定状态，此外能够降低功耗。
图7是概略地表示与在本发明的实施方式1中的译码电路的1个最终子译码电路有关的部分布局图。在图7中，相对于最终子译码电路LSD，传递基准电压VREF0-VREF7的基准电压线2a-2h沿着第2方向线性地连续延长地配设。这些基准电压VREF0-VREF7与和在图4至图6所示的灰度电压V0-V63中的1个最终子译码电路对应的8个基准电压相对应。最终子译码电路LSD因为与前面所示的最终子译码电路LSD0-LSD7之一对应，所以在此用基准电压VREF0-VREF7表示对应的灰度电压。
第1子译码电路FSDa-FSDd各自包含排列在用于传递对应的2个基准电压的基准电压线之间的开关元件SWO以及SWE。这些第1子译码电路FSDa-FSDd因为分别具有相同结构，所以在图7中，在相对第1子译码电路FSDd的开关元件以及对应的配线上标注参照号码。
在图7中，第1子译码电路分别包含各自用P沟道MOS晶体管(用P表示)以及N沟道MOS晶体管(用N表示)构成的开关元件SWO以及SWE。这些开关元件SWO以及SWE分别沿着第2方向排列整齐地配置。传递基准电压VREF7的基准电压线2h经由内部配线3a被结合在开关元件SWO的P沟道MOS晶体管以及N沟道MOS晶体管上。此外，这些晶体管的输出共用地用内部配线连接后，以迂回开关元件SWE的方式，在相对第1方向的上部方向上配设成接近基准电位线2h那样的矩形形状后，用内部配线3d结合到开关元件SWE的输出节点上。在开关元件SWE中，在基准电位线2g上经由内部配线3b共用地结合MOS晶体管(P，N)的输入部。
在第1位群译码电路中，沿着第1方向排列整齐地配置开关元件SWO的P沟道MOS晶体管。这些P沟道MOS晶体管共用地利用控制信号线1aa结合其栅极电极。在控制信号线1aa上传递反转数据位D0B。
此外，同样，对于开关元件SWE也沿着第1方向排列整齐地配置P沟道MOS晶体管，共用地利用控制信号线1ab结合栅极电极，分别接收数据位D0。
此外，在这些第1子译码电路FSDa-FSDd中(在第1位群译码电路中)，在第1方向上排列整齐地配置开关元件SWO的N沟道MOS晶体管(N)，此外，沿着第1方向排列整齐地配置开关元件SWE的N沟道MOS晶体管(N)。
在开关元件SWO和SWE的P沟道MOS晶体管之间配置各自的N沟道MOS晶体管。开关元件SWO的N沟道MOS晶体管的栅极电极配线4d利用在第2方向上延伸的分支配线4b与控制信号线1ab结合。另一方面，开关元件SWE的N沟道MOS晶体管(N)同样经由沿着第2方向接近内部配线3c配置的分支配线4a，与栅极电极配线4c结合。
对于这些开关元件SWO以及SWE的N沟道MOS晶体管(N)的栅极电极配线，分别把分支配线配设在第1子译码电路配置区域上第1方向中的上侧以及下侧，与控制信号线1aa以及1ab连接。由此，不用设置交叉部就能够配置与开关元件SWO以及SWE的N沟道MOS晶体管(N)相对的栅极电极配线。通过该配线配置，能够降低传递基准电压的基准电压线(包含内部配线)和传递控制信号(数据位D0，D0B)的控制信号线(分支配线4a-4d)的交叉部的个数，能够降低基准电压线和控制信号线之间的耦合电容。因而，能够降低产生基准电压VREF0-VREF7的电路以及传递数据位D0、D0B的缓冲电路的负荷电容。能够抑制由电容耦合产生的模拟噪声的发生，降低消耗电流，此外能够高速地改变控制信号传递基准电压。
对于第2子译码电路(第2位群译码电路)，沿着第1方向相互平行地配置传递互补数据位D1、D1B、D2B的控制信号线1ba、1bb以及1ca、1cb。在第2子译码电路的单元译码器USD0-USD3中，以交替地在控制信号线上结合栅极电极的方式分别沿着第1方向配设P沟道MOS晶体管和N沟道MOS晶体管。即，在第2子译码电路SSD的单元译码器USD0-USD3中为了按照2位数据D1以及D2执行4∶1选择，以实现4个位值图案的方式配设连接控制信号线1ba、1bb、1ca以及1cb和栅极电极的P沟道MOS晶体管以及N沟道MOS晶体管。
例如，在单元译码器USD3中，开关元件SSW0的P沟道MOS晶体管(P)在控制信号线1bb上结合其栅极电极，N沟道MOS晶体管(N)与控制信号线1ba结合。在该第2子译码电路SSD3的开关元件SSW1中，把P沟道MOS晶体管以及N沟道MOS晶体管各自的栅极电板结合在控制信号线1cb以及1ca上。
在以下的单元译码器USD2中，开关元件SSW1中的P沟道MOS晶体管以及N沟道MOS晶体管和控制信号线1ca以及1cb的栅极电极的连接配线虽然和单元译码器USD3一样，但在开关元件SSW0中，控制信号线1ba以及1bb和P沟道MOS晶体管以及N沟道MOS晶体管的栅极电极的连接状态是与单元译码器USD3不同。由此，根据数据位(D1，D2)的逻辑值的组合，即，(1，1)、(0，1)、(1，0)以及(0，0)的组合能够把第2子译码电路SSD的单元译码器USD0-USD3分别设定成导通状态。同样的配置的单元译码器USD0-USD3被设定在第2子译码电路SSD0-SSD7中。
在第2子译码电路SSD(SSD0-SSD7)的单元译码器USD0-USD3各自中，晶体管用内部配线13相互连接其输入以及输出，串联地连接开关元件SSW0以及SSW1。单元译码器USD0-USD3经由接点5a-5d分别把各个的输出(内部配线)与在第1方向上延伸的纵向配线6相结合。用纵向配线6把由第2子译码电路SSD(单元译码器USD0-USD3)选择的基准电压传递到下一段的最终子译码电路LSD。
在最终子译码电路LSD中，在基准电压线2a以及2b之间沿着第2方向排列整齐地配设开关元件LSW0-LSW2。这些开关元件LSW0-LSW2各自用具备P沟道MOS晶体管(P)以及N沟道MOS晶体管(N)的并联体的CMOS传输门(模拟开关)构成，用内部配线14串联地相互连接各开关。向这些开关元件LSW0-LSW2分别经由在第1方向上直线延伸的控制信号线1da、1db、1ea、1eb以及1fa、1fb提供互补位D3、D3B，D4、D4B和D5、D5B的组。
在该图7所示的配置中，最终段子译码电路LSD在位D3-D5是(0，0，0)时变成导通状态。在最终于译码电路LSD中也根据控制数据位D3-D5的对应的逻辑值的组合决定P沟道MOS晶体管以及N沟道MOS晶体管的配置位置。
最终子译码电路LSD的输出经由接点7与输出线OL结合。输出线OL沿着第1方向直线延伸地配置，与最终位群译码电路的各最终子译码电路LSD0-LSD7的输出部共用地结合。
在该图7所示的晶体管配置中，沿着第1以及第2方向排列整齐地配置P沟道MOS晶体管，此外，同样地，也沿着第1以及第2方向排列整齐地配置N沟道MOS晶体管。P沟道MOS晶体管和N沟道MOS晶体管相互错开位置地配置。在各子译码电路以及单元译码器中，根据对应的位的逻辑值，可容易地对对应的控制信号线配设各开关元件的MOS晶体管。
如图7所示，最低位位(LSD)D0、D0B的配线与沿着第1子译码电路的第2方向的两端相对地配置。由此，能够防止连接相对沿着第2方向并联配置的开关元件SWO和SWE的控制信号线(数据位传递线)和各开关元件的N沟道MOS晶体管的栅极的配线发生交叉的现象。因而，不需要在和控制信号线不同的配线层的配线上形成用于把该控制信号线(数据位传递线)连接到开关元件SWO或者SWE的MOS晶体管的栅极上的取出配线，不需要用于配置该交叉用的配线的接点，能够抑制布局面积的增大。
而且，在该图7中所示的译码电路的CMOS传输门的配置中，以把P沟道MOS晶体管配设在高电压一侧(上侧)上，把N沟道MOS晶体管配设在低电压一侧(下侧)上的方式，配置在各基准电压线之间的区域上。该MOS晶体管的配置也可以相反。
此外，在初段子译码电路FSDa-FSDd中，内部栅极电极配线(分支配线)4a以及4b其位置可以交换。即，开关元件SWO的N沟道MOS晶体管的栅极电极4d可经由沿着基准电压线2h在第2方向上延伸的分支配线被结合在传递位D0的控制信号线1ab上，开关元件SWE的N沟道MOS晶体管的栅极电极配线4c可以经由沿着传递基准电压VREF6的基准电位线2g在第2方向上延伸的分支配线被结合在控制信号线1aa上。
此外，作为配线层，传递基准电压的基准电压线2a-2h以及内部配线3a-3c用比栅极电极配线以及分支配线4a-4d上层的配线构成，降低相对MOS晶体管的栅极电极的接点数，降低开关元件的布局面积。但是，考虑电压传递特性以及配线负荷等，控制信号线1aa-1fb也可以配置在比基准电压线2a-2h上层上。
图8是表示按照本发明的实施方式1的译码电路的布局的变更例子的图。在图8中，在接收最低位位D0的第1子译码电路FSDa-FSDd各自中配置成使开关元件SWO的N沟道MOS晶体管的栅极电极配线4d连接到控制信号线1ab上的电极取出用的分支配线4g，和邻接配置的基准电位线2g、2e、2c以及2a相重合。该图8所示的译码电路的配线布局的其他的配置配线和图7所示的译码电路的配置配线相同，在对应的部分上标注相同参照号码，省略其详细说明。
在该图8所示的译码电路的配线布局中，栅极电极取出用的分支配线4g与对应的基准电压线重合。因而，通过该重合部分能够进一步降低在第1方向上的该数据译码电路的尺寸。由于栅极电极取出用的分支配线4g和对应的基准电压线2g、2e、2c、2a的重合而存在耦合电容，因而控制信号线1ab的负荷变大，有可能不能高速驱动。当高速动作性能因该电容耦合而成为问题的情况下，通过向开关元件SWO以及SWE各自分别提供数据位D0、D0B的组，不需要分支配线，就能够进一步降低寄生电容。即，通过向开关元件SWO以及SWE各自配设传递数据位D0以及D0B的控制信号线的对，不需要设置该栅极电极取出用的分支配线4a以及4g(或者4f)，就能够降低纵向尺寸，还能够抑制配线重合产生的寄生电容。
而且，在图8所示的布局中，在开关元件SWE的N沟道MOS晶体管的栅极电极配线4c上连接控制信号1aa的栅极电极取出用的分支配线4a还可以配置成和对应的基准电压线2h不重合。
此外，在该图8所示的译码电路的布局中，栅极电极取出用的分支配线4g完全和对应的基准电压线重合。但是，沿着第1方向的基准电压线和栅极电极取出用的分支配线4g的位置偏离，即使配置成那些配线的一部分重合，也能够降低纵向(第1方向)上的译码电路的尺寸。
图9是概略地表示按照本发明的实施方式1的译码电路的其它配线布局图。在图9中，表示与1个第1子译码电路FSDa相关联的部分的详细配置。该第1子译码电路FSDa经由下一段的第2子译码电路的单元译码器USD0以及最终子译码电路LSD，与输出线OL相结合。用方框概略表示与另一最终子译码电路对应设置的第1子译码电路FSDx以及下一段的第2子译码电路的单元译码USD3的连接。
在该第1子译码电路FSDa的第1方向中的一方上邻接配置用于传递与第1子译码电路FSDa对应的基准电压VREF0以及VREF1的基准电压线2a和2b。
第1子译码电路FSDa作为单元译码器包含开关元件SWO以及SWE。开关元件SWO与经由内部配线11a以及交叉配线10传递基准电压VREF1的基准电压线2b结合。另一方面，开关元件SWE与经由内部配线11c传递基准电压VREF0的基准电压线2a结合。为了防止在开关元件SWO以及SWE中的内部配线的冲突，在开关元件SWO中，其输出部的内部配线11b以U字型迂回开关元件SWE的配置区域的方式被配线，与内部输出配线11d相结合。相对这些开关元件SWO以及SWE的控制信号1aa以及1ab的栅极电极取出配线的配置和之前的图7所示的配置相同。在和图7所示的配线的配置相同或者对应的部分上标注相同的参照符号，并省略其详细说明。
沿着第1子译码电路FSDa和第1方向排列整齐地配置第1子译码电路FSDx。该第1子译码电路FSDx与第2子译码电路的单元译码器USD3结合。这些第1子译码电路FSDx以及单元译码器USD3与另一最终子译码电路(LSD)相对应地设置。相对第1子译码电路FSDx，相邻地配置用于传递对应的2个基准电压VREFx以及VREEy的基准电压线2x以及2y，内部的未图示的开关元件经由交叉配线(10)与基准电压线2x相结合。
传递到控制信号线1ba、1bb-1fa、1fb上的位D1、D1B-D5、D5B的配置顺序和前面的图8以及图7所示的配置相同。
沿着第1方向重复配置第1子译码电路FSDa的配线布局。传递各第1子译码电路选择的基准电压的组的基准电压线的组被配置在各第1子译码电路的第1方向上的一方上。
而且，在该图9所示的配线布局中，在基准电压线2a、2b和基准电压线2x以及2y之间可以配置2个第1子译码电路FSDa以及FSDx。在这种配置的情况下，各配置4条基准电压线，在4条基准电压线的组和邻接的4条基准电压线的组之间沿着第1方向排列整齐地配置2个第1子译码电路。
此外，控制信号线1aa、1ab-1fa、1fb用和MOS晶体管的栅极电极相同的配线层的第1配线构成，用比第1配线层上层的第2配线层的配线形成基准电压线。但是，该控制信号线1aa、1ab-1fa、1fb也可以进一步使用和上层的第3配线层的配线以规定的间隔与和栅极电极同一配线层的第1配线取电气连接接点的所谓的“打桩(杭打ち)”构造。
此外，第1配线层也可以相反地在比第2配线层上层的配线层上形成，在各子译码电路中相对栅极电极设置接点。
在该图9所示的配线布局中，在邻接配置用于传递用第1子译码电路选择的基准电压的基准电压线这一点和前面的图7所示的配线布局不同，能够得到同样的效果。
如上所示，如果采用本发明的实施方式1，则在根据最低位位进行2∶1选择的子译码电路中，并联配置单元译码器，能够把该译码电路的、排列输出候补的基准电压的纵向(第1方向)的尺寸减少一半。特别是在接收1位数据的第1位群译码电路中，通过并联配置第1子译码电路的单元译码器，在横向(第2方向)上，只是加长1位的单元译码器的尺寸，能够抑制横向的尺寸的增大同时大幅度降低纵向的尺寸。
此外，在输出线上只连接最终子译码电路，能够减轻输出线的负荷，能够高速进行译码动作，以短时间使输出电压稳定。
图10是概略地表示按照本发明的实施方式2的译码电路结构图。该图10所示的译码电路的结构在以下方面和图4所示的译码电路结构不同。即，在相对高位3位D3-D5设置的最终位群译码电路LSB中，最终段子译码电路LSD0-LSD7各自包含沿着第1方向排列整齐地配置的开关元件LSW0-LSW2的串联体。最终子译码电路LSD7-LSD0的各自的最终段的开关元件LSW2被共用地结合在输出线OL上。该图10所示的译码电路的其他结构和图4所示的译码电路的结构相同，在对应的部分上标注同一参照号码，省略其详细说明。
图11是表示图10所示的译码电路的开关元件的具体结构和控制信号线的具体配置的图。该图11所示的译码电路的开关元件和控制信号线的配置在以下方面和图5所示的译码电路的布局不同。传递高位的互补3位D3、D3B-D5、D5B的控制信号线1da、1db-1fa、1fb配设在第2位群译码电路SBD和最终位群译码电路LBD之间。最终位群译码电路LBD的最终子译码电路LSD7-LSD0的各开关元件(模拟开关)LSW0-LSW2的控制电极经由在第2方向上延伸的内部控制线对23a、23b以及23c与各自的对应的控制信号线结合。
在最终子译码电路LSD7-LSD0中，沿着第1方向排列整齐地配置N沟道MOS晶体管，此外沿着第1方向排列整齐地配置P沟道MOS晶体管。这些最终子译码电路LSD7-LSD0因为分别按照位D3、D3B-5D、D5B的不同的组合导通，所以在各开关元件(模拟开关)LSW0-LSW2中，P沟道MOS晶体管以及N沟道MOS晶体管的配置位置不同。即，在最终子译码电路LSD7中，开关元件LSW0由N沟道MOS晶体管将位D3接收到栅极上，由P沟道MOS晶体管将反转位D3B接收到栅极上。开关元件LSW1由N沟道MOS晶体管把位D4接收到栅极上，由P沟道MOS晶体管将反转位D4B接收到栅极上。在开关元件LSW2中由N沟道MOS晶体管把位D5接收到栅极上，由P沟道MOS晶体管接收反转位D5B。
在此，在图11中也是用在衬底区域中的向内的箭头表示N沟道MOS晶体管，用在衬底区域中的向外的箭头表示P沟道MOS晶体管。此外，在和图5所示的译码电路的结构对应的部分上标注相同的参照号码，省略其详细说明。
在最终子译码电路LSD6中，开关元件LSW0由P沟道MOS晶体管把位D3接收到栅极上，由N沟道MOS晶体管把反转位D3B接收到栅极上。开关元件SLW1由N沟道MOS晶体管把位D4接收到栅极上，由P沟道MOS晶体管把反转位D4B接收到栅极上。开关元件LSW2由N沟道MOS晶体管把位D5接收到栅极上，由P沟道MOS晶体管把反转位D5B接收到栅极上。
在最终子译码电路LSD0中，开关元件LSW0由P沟道MOS晶体管把位D3接收到栅极上，由N沟道MOS晶体管把反转位D3B接收到栅极上。开关元件SLW1由P沟道MOS晶体管把位D4接收到栅极上，由N沟道MOS晶体管把反转位D4B接收到栅极上。在开关元件LSW2中由P沟道MOS晶体管把位D5接收到栅极上，由N沟道MOS晶体管把反转位D5B接收到栅极上。
在最终位群译码电路LBD中，沿着第1方向排列整齐地配置N沟道MOS晶体管，此外在第1方向上排列整齐地配置P沟道MOS晶体管。在各最终段子译码电路LSD7-LSD0中，通过根据成为导通状态的位的图案改变这些N沟道MOS晶体管以及P沟道MOS晶体管的配置位置，能够按照图6所示的逻辑表把最终子译码电路LSD7-LSD0设定为导通/非导通状态，能够实现译码动作。
如图10以及图11所示，分别对4个单位第2子译码电路USD0-USD3设置最终子译码电路LSD7-LSD0。因而，能够在比这些第2子译码电路SSD0-SSD3的间距还缓和的间距条件下配置开关元件LSW0-LSW2，能够把第2方向的尺寸从3位译码电路的尺寸减低到1位译码电路的尺寸。
在前段的子译码电路和下一段的子译码电路中，考虑下一段的子译码电路进行K位的译码器动作，选择前段的子译码电路的J个单元译码器的输出中的1个的情况。这种情况下，如果满足J≥K的关系，则在该下一段的子译码电路中，可以在第1方向上排列整齐地排列该构成要素的开关元件，能够降低在第2方向上的译码电路的尺寸。
因而，在第1译码电路中把单元译码器沿着第2方向并联配置，即使第2方向的尺寸增大，也能够补偿该尺寸的增大，降低译码电路的第1以及第2方向上的尺寸。
图12是概略地表示图11所示的译码电路的配线以及晶体管的平面布局图。在图12中，和图7所示的译码电路的配置配线的布局一样，表示与1个最终子译码电路LSD有关的部分的配置配线的布局。在该图12所示的配置配线布局中，相对最终子译码电路LSD的配线布局和图7所示的配线布局不同，在和图7所示的配线布局对应的部分上附加相同参照号码，省略其详细说明。
在图12中，沿着第1方向排列整齐地配置分别构成开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管，其中开关元件LSW0-LSW2是构成最终段子译码电路LSD的开关元件。
传递相对该最终子译码电路LSD的互补数据位D3、D3B-D5、D5B的控制信号线1da、1db-1fa、1fb配设在前段的第2子译码电路SSD和最终子译码电路LSD之间。对于共用地连接第2子译码电路SSD的单元译码器USD0-USD3的输出的纵向配线6，经由接点25连接内部配线32a。该内部配线32a与开关元件LSW0的P沟道MOS晶体管以及N沟道MOS晶体管的输入部结合。开关元件LSW2的P沟道MOS晶体管以及N沟道MOS晶体管的输出部经由内部配线32b以及接点7被结合在输出线OL上。
为了连接分别构成开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管的栅极电极和对应的控制信号线，分别经由接点26以及27设置交叉配线30。在图12中，为了简化图面，表示相对1个交叉配线30的接点26以及27。经由该接点27，对应的交叉配线30分别结合开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管的栅极电极配线31。能够对各开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管传递规定组合的数据位。
为了确保该最终子译码电路LSD的配置区域，传递基准电压VREF5以及VREF6的基准电压线线2f以及2g在该最终子译码电路LSD的配置区域上以具有反U字型的迂回路33a以及33b的方式进行配线布局，回避和该最终子译码电路LSD的内部配线32a的冲突。同样，传递基准电压VREF3以及VREF4的基准电位线2d以及2e也分别在最终子译码电路LSD的配置区域上以形成U字型的迂回路33d以及33c的方式进行配线布局，回避和该最终子译码电路的开关元件LSW1、LSW2的配线的冲突。
这些迂回路33a-33d分别被配设到传递基准电压VREF7以及VREF2的基准电压线2c以及2h附近。在配置这3个单元译码器(USD1-USD3)的间距范围内，能够防止配线的冲突地进行最终子译码电路LSD的配线。
通过把传递数据位D3、D3B-D5、D5的控制信号线1da、1db-1fa、1fb配置在最终子译码电路LSD和前段的第2子译码电路SSD之间，能够得到以下的效果。即，当把控制信号线1da、1db-1fa、1fb与输出线OL邻接配置的情况下，在各最终子译码电路LSD(LSD0-LSD7)的输出和控制信号线1da、1db-1fa、1fb之间产生电容耦合。在这些最终子译码电路的输出上产生因数据位D3、D3B-D5、D5B的偏离(skew)等引起的各种噪声，在输出线OL上，因电容耦合而产生各种噪声。因此，在接收译码电路的输出的下一段电路上，相对锁存该译码电路的输出的定时，需要确保相对噪声的界限。其结果，译码电路的输出信号的锁存定时变慢，下一段电路的动作开始时间变慢。当基准电压是图像显示装置的灰度电压的情况下，锁存电路的动作周期加长，在短时间内高速对像素传递写入电压变得困难，显示高精细图像变得困难。
但是，通过把这些控制信号线1da、1db-1fa、1fb集中地配置在第2子译码电路SSD和最终子译码电路LSD之间，能够回避相对最终段子译码电路的输出的控制信号线之间的电容耦合。作为译码电路的输出线OL上的信号的锁存定时，主要可以考虑接收该最终子译码电路LSD的最高位位D5、D5B的开关元件LSW2的译码时间(最高位数据位的译码定时是考虑其他的低位位的译码定时，即，基准电压传播延迟来决定)。因而，在利用译码电路的输出线OL的信号(电压)的下一段电路中的锁存定时的设定变得容易，此外，能够降低在和该输出线OL中的控制信号线之间的电容耦合产生的噪声。因而，能够正确地把与数据位相应的基准电压传递到下一段电路，能够提高译码的精度。
而且，在该图12所示的译码电路的布局中，最终子译码电路LSD在用于分别传递基准电压VREF4以及VREF5的基准电位线2e以及2f之间设置空间地进行配置。但是，该最终子译码电路LSD在分别传递基准电压VREF7以及VREF6的基准电位线2h以及2g之间、分别传递基准电压VREF2以及VREF3的基准电位线2c以及2d之间，或者传递基准电压VREF0以及VREF1的基准电位线2a以及2b之间设置配置3位的开关元件的空间，可以配置最终子译码电路。
通过把该最终子译码电路沿着第1方向配置，降低在第2方向上的译码电路的尺寸这一点和图7比较能够明显看到。这种情况下，在第1子译码电路FSDa-FSDd中，能够分别实现和沿着第1方向与各基准电压对应地配置单元译码器SWO以及SWE的结构情况相同程度的第2方向的尺寸。
而且，作为第1子译码电路的配线布局也可以使用在前面的实施方式1中说明的配线布局之一。
图13是概略地表示按照本发明的实施方式2的译码电路的变更例子的晶体管的配置以及配线布局图。如该图13所示的译码电路的布局和图12所示的译码电路的配置配线在以下方面其配置不同。即，构成最终子译码电路LSD的开关元件LSW0、LSW1以及LSW2分别各自配置在基准电压线之间。即，把开关元件LSW0配设在基准电压线2h以及2g之间，把开关元件LSW1配设在基准电压线2f以及2e之间。开关元件LSW2配设在基准电压线2d以及2c之间。
开关元件LSW0把连接P以及N沟道MOS晶体管的输入部的内部配线41a经由接点40与纵向配线6结合，与第2子译码电路SSD的单元译码器USD0-USD3的输出共用地结合。构成开关元件LSW0的输出的内部配线41b经由交叉配线42a与构成开关元件LSW1的输入部的内部配线41c连接。构成开关元件LSW1的输出部的内部配线41b还经由交叉配线42b与开关元件LSW2的输入一侧的内部配线41e结合。开关元件LSW2的输出一侧的内部配线41f经由接点7与输出配线OL结合。
在各开关元件LSW0-LSW2中，输入部与对应的N以及P沟道MOS晶体管的输入端共用地结合，输出部与这些N以及P沟道MOS晶体管的输出端共用地结合。
这些开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管的栅极电极配线48经由接点45、交叉配线46以及接点47分别与对应的控制信号线结合。在图13中，为了简化图面，把相对开关元件LSW0的P沟道MOS晶体管设置的接点45、交叉配线46以及接点47以及栅极电极配线48有代表性地附加参照符号表示。同样的参照符号对于其他的开关元件LSW1以及LSW2的P沟道MOS晶体管以及N沟道MOS晶体管也适用。
第1子译码电路FSDa-FSDd以及第2子译码电路SSD的单元译码器USD0-USD3的晶体管的配置以及配线布局和图12所示的配置相同，对于对应的控制信号线附加参照符号并省略其详细说明。
在配置该图13所示的译码电路的情况下，把最终子译码电路LSD的开关元件LSW0-LSW2分别配设在基准电压线之间，在基准电压线2c-2g中，不需要为了形成用于设置最终子译码电路LSD的空间而形成迂回路，分别能够直线延伸，基准电压线的布局变得容易。
此外，开关元件LSW0-LSW2的P沟道MOS晶体管以及N沟道MOS晶体管的栅极电极配线48分别经由接点45以及47和交叉配线46能够以最短距离与对应的控制信号线结合，此外，配线布局被简化。
而且，在配置对应的第2子译码电路SSD的区域上，只要把开关元件LSW0-LSW2配设在基准电位线之间即可。例如，这些开关元件LSW0-LSW2分别沿着第1方向错开1个配置位置，可以配置在各基准电压线之间(例如，开关元件LSW2配设在基准电位线2a以及2b之间，把开关元件SLW1配设在基准电位线2c以及2d之间，把开关元件LSW0配设在基准电位线2e以及2f之间)。
即使在该图13所示的配线布局中，也能够得到和图12所示的配线布局同样的效果。即，能够以快速的定时把译码结果传递到输出线OL，此外能够以高精度进行译码动作。
而且，在本实施方式2中，可以适宜地组合使用如在实施方式1中说明那样的第1子译码电路FSDa-FSDd的配线布局。
而且，作为开关元件使用CMOS传输门(模拟开关)，抑制在控制信号线1aa、1ab-1fa、1fb上的数据位的振幅在正或者负方向的放大。但是，当这些数据位D0、D0B-D5、D5B的振幅充分大的情况下，作为开关元件可以使用用N沟道MOS晶体管或者P沟道MOS晶体管构成的传输门。在这种情况下，能够进一步降低元件个数，实现进一步降低译码电路的尺寸(在第1以及第2方向上)。
此外，控制信号线1aa、1ab-1fa、1fb使用和MOS晶体管的栅极电极配线同层的配线，基准电位线2a-2h使用该栅极电极配线的上层的第2配线层。但是，考虑配线电阻的影响以及工艺的容易程度，可以有意地对栅极电极配线使用第2配线层，对基准电位线2a-2h使用第1配线层。该配线的关系也可以适用到实施方式1。
最终子译码电路LSD因为与第2子译码电路相比译码的位数多，所以能够配置在纵向上。在译码电路中使用的控制信号的位数中，当与前段的子译码电路译码的位数相比，还是下段的子译码电路译码的位数多的情况下，通过把下段的子译码电路配设在纵向上，同样能够更有效地降低横向(第2方向)的尺寸。译码的位数比前段的电路越多，由纵向的排列产生的横向的尺寸减少效果越大。例如，当第2子译码电路译码3位数据的情况下，在单元译码器用3个开关元件的串联体构成的最终段的子译码电路中，这种情况下，因为对2位的数据进行译码，所以用2个开关元件的串联体构成。因而，这种情况下，在第2子译码电路中在第2方向的尺寸上产生1位的增大，即使在最终子译码电路中在第1方向上排列了开关元件，也只是补偿该第2子译码电路的尺寸增大，不能得到作为译码电路全体的第2方向的尺寸减少效果。
如上所示，如果采用本发明的实施方式2，则在纵向(第1方向)上配置译码多位的子译码电路、特别是比前段译码更多位的子译码电路，能够降低在横向(第2方向)上的译码电路的尺寸。此外，还能够得到和实施方式1一样的效果。
是表示用于向按照本发明的译码电路的子译码电路进行分配配置的概念结构图。在图14中，译码对象的数据PD具有位Da-Df。例如，当以3个阶段进行译码的情况下，在位Da-Db中，在不同的位图案上进行输出候补(基准电压)VREF的分类。接着，对于位Dc-Dd，对具有相同位图案的输出候补进行子译码电路的共用化。进而，在位De-Df中对与相同位图案对应的输出候补(基准电压VREF)使子译码电路共用化。通过子译码电路的共用化，在第2位群译码电路以及第3位群译码电路中，分别降低子译码电路的个数。按照该分配顺序在前面的实施方式1以及2中实现子译码电路的共用化。
图15以及图16表示与该图14所示的位图案相应的子译码电路的共用化的顺序一例图。在图15中，为了简单化，表示相对2个基准电压(输出候补)的子译码电路的配置顺序。在图15中，考虑相对基准电压VREFA设置第1子译码电路51a、第2子译码电路52a以及第3子译码电路53a，相对基准电压VREFB设置第1子译码电路51b、第2子译码电路52b以及第3子译码电路53b的状态。向第1子译码电路51a以及51b上共用地提供位Da-Db。向第2子译码电路52a以及52b上共用地提供位Dc-De。对第3子译码电路53a以及53b共用地提供位Dd-Df。
在第1子译码电路51a以及51b中，按照位Da-Db的不同的逻辑值图案进行译码动作，执行基准电压VREFA以及VREFB的分类。在第2子译码电路52a以及52b中进行同一逻辑的译码动作(在相同位图案下变成选择状态)，使这些第2子译码电路52a以及52b进行共用。对于第3子译码电路53a以及53b为了进行基于位De-Df的同一图案的译码动作而使其共用化。
因而，这种情况下，如图16所示，用共用的第2子译码电路52cm构成第2子译码电路52a以及52b，第1子译码电路51a以及51b的输出与第2子译码电路52cm结合。用第3子译码电路53cm使第3子译码电路53a以及53 b共用。对于位Dd-Df是同一图案的共用的第2子译码电路52cm...，共用地设置该第3子译码电路53cm。
在前面的实施方式1以及2中，在第1子译码电路51a以及51b中，用最低位位(D0)进行输出候补的分类。但是，在输出候补的初段中进行分类的位并不限于最低位位。
现在，如图17所示，考虑用位D5-D0构成数据的情况。位D5是最高位位(MSB)，位D0是最低位位(LSB)。这种情况下，除去位D5的剩余的5位D4-D0具有相同位图案的值是63(十进制)以及31(十进制)。同样，32+A(十进制)和A(十进制)其低位5位D4-D0的位图案是相同的。因而，当用最高位位D5进行了输出候补VREF的分类的情况下，对于低位5位，其位图案相同，能够使子译码电路共用。
图18是一览表示按照本发明的实施方式3的译码电路的各子译码电路变成导通状态的数据位的逻辑图。按照6位D0-D5选择输出候补的基准电压V0-V63之一。在第1位群译码电路FBD中，按照最高位位(MSB)D5首先进行基准电压V0-V63的分类。用第2位群译码电路SBD进行低位位D0以及位D1的译码，根据剩下的高位3位D2-D4用最终位群译码电路LBD进行译码。在最终位群译码电路LBD中，通过使用高位位D2-D4，降低最终子译码电路LSD的个数。
在该逻辑结构中，在第1子译码电路FSD中选择低位5位D4-D0为相同的位图案的输出候补的对的一方。因而，在(V63，V31)、(V62，V30)、...(VA，V(A+32))的各对中，用第1位群译码电路FBD选择1个基准电压(输出候补)。
在第2位群译码电路SBD中，第2子译码电路SSD与第1子译码电路FSD分别对应地设置，包含4个单元译码器USD。在一个第2子译码电路SSD中，利用4个单元译码器USD的组，按照2位D0以及D1的不同的位图案，选择1个第1子译码电路FSD的输出。
对于每个第2子译码电路SSD，即对4个单元译码器USD组设置1个最终子译码电路LSD，根据位D2-D4的图案，8个最终子译码电路LSD中的一个导通，生成最终的输出信号。
在该图18所示的译码电路的逻辑中，和前面的实施方式1以及2不同，用最高位位MSB进行基准电压(输出候补)的分类。因而，在本发明的实施方式3中，基准电压V0-V63的排列位置虽然和前面的实施方式1以及2不同，但译码动作本身却和实施方式1以及2相同。
图19是概略地表示实现图18所示的逻辑的译码电路的结构图。该图19所示的译码电路的开关元件的排列实际上和按照图4所示的实施方式1的译码电路的开关元件的排列相同，数据PD的位的排列顺序以及基准电压V0以及V63的排列顺序不同。即，数据PD的最高位位(MSB)D5被共用地提供给第1位群译码电路FBD的各第1子译码电路FSD0-FSD31。在第2位群子译码电路SBD中，位D0以及D1被共用地提供给第2子译码电路SSD0-SSD7。在最终段位群译码电路LBD中，向最终子译码电路LSD0-LSD7上共用地提供位D2至D4。
另一方面，基准电压是沿着第1方向交替地配置基准电压V32-V63的组的基准电压、和基准电压V0-V31的组的基准电压。在第1子译码电路FSD0-FSD31的各自中，构成单元译码器的开关元件SWE以及SWO沿着第2方向排列整齐地被配置。
该图19所示的译码电路的结构本身和图4所示的译码电路的结构相同，在对应的部分上附加相同的参照号码，省略其详细说明。译码动作只是其逻辑不同，包含作用效果在内和按照图4所示的实施方式1的译码电路是相同的。
图20是表示用CMOS传输门(模拟开关)构成图19所示的译码电路的开关元件时的开关元件的配置的图。在该图20所示的译码电路的结构中，也只是基准电压V0-V63的排列顺序以及数据位D0、D0B-D5、D5B的排列顺序和图5所示的译码电路的排列不同，译码电路的结构本身和图5所示的译码电路的结构相同，在对应的部分地上标注相同的参照号码，并省略其详细说明。
如这些图19以及图20所示，按照最高位位(MSB)分类输出候补的基准电压，在下一段以后的位群译码电路中通过共用相同逻辑的子译码电路，可和实施方式1以及2一样，能够降低伴随输出线OL的寄生电容，高速地进行译码动作。
此外，作为该图19以及图20所示的译码电路的配线布局，能够利用从前面的图7到图9所示的配线布局之一。只是数据的位位置以及基准电压的排列不同，根据实施方式3的译码电路的开关元件以及控制信号线的配线布局和在实施方式1中所示是相同的，在此省略其详细说明。
图21是概略地表示按照本发明的实施方式3的译码电路的变更例子的开关元件的配置图。该图21所示的译码电路和图19所示的译码电路在以下方面其结构不同。即，在最终位群译码电路LBD中，各最终子译码电路LSD0-LSD7的开关元件LSW0-LSW2沿着第1方向被配置。该图21所示的译码电路的其他结构和图19所示的译码电路的结构相同，在对应的部分上标注相同参照号码，并省略其详细说明。
该图21所示的译码电路的结构实际上只是和图10所示的译码电路(实施方式2)在其基准电压的排列顺序以及数据位D0-D5的排列顺序上不同，是起到同样的作用效果(尺寸减小以及输出线负荷的减轻)。
图22是表示图21所示的译码电路的开关元件的具体例子的图。在图22所示的译码电路中，开关元件用CMOS传输门构成。该图2所示的译码电路的结构和图20所示的译码电路相比，除了在最终位群译码电路LBD的子译码电路LSD0-LSD7中开关元件LSW0-LSW2沿着第1方向配置，以及把传递数据位D2、D2B-D4、D4B的控制信号线配置在第2位群译码电路SBD和最终位群译码电路LBD之间这一点外都相同，在对应的部分上附加同一参照号码，并省略其详细说明。
该图22所示的译码电路的开关元件的配置自身和图11所示的译码电路(实施方式2)相同。只是基准电压V0-V63的配置顺序以及数据位D0、D0B-D5、D5B的排列顺序不同，省略图22所示的译码电路的结构以及动作的详细说明。
这些图21以及图22所示的译码电路的配线布局和图12或者图13所示的配线布局相同。只是传递的基准电压的组和数据位的排列顺序不同。因而，在图12或者图13所示的配线布局中，因为通过适宜的更换基准电压以及数据位的位置，可以得到图21以及图22所示的译码电路的配线布局，所以在此该配线布局未表示。
如这些图19至图22所示，在本实施方式3中，使用最高位位(MSB)分类输出候补的基准电压，在剩余的位群中共用同样逻辑的子译码电路。由此，只更改输出候补的基准电压的配置顺序，就能够得到和实施方式1以及2相同的效果。
图23是表示发生针对按照本发明实施方式3的译码电路的基准电压V63-V0的结构例图。在图23中，对于译码电路DEC设置发生基准电压V0-V63的基准电压发生电路60。该基准电压发生电路60包含在电源节点VA以及VB之间串联连接的电阻元件R。在电阻元件R的各连接节点中生成基准电压V63-V0。译码电路DEC具有在图19以及图20或者图21以及图22之一中所示的结构。按照最高位位分类基准电压。按照剩下的低位5位的位图案以共用子译码电路的方式配置子译码电路。按照数据位选择1个基准电压来输出。
在该图23所示的情况下，在传递各个高位侧基准电压V32-V63的基准电压线62、传递各个低位侧基准电压V0-V31的基准电压线63中，使传递高位侧基准电压的高位侧基准电压线62和传递低位侧基准电压V0-V31的低位侧基准电压线63交叉，交替地配置配线，相邻地配置与低位5位具有相同的位图案的数据组对应的基准电压的对，向译码电路DEC连接。这种情况下，基准电压发生电路60可以简化用1个基准电压发生电路实现的电路结构。
而且，在图23所示的基准电压发生电路的结构中，电阻元件R的电阻值全部相同地进行设定，基准电压的步骤相同，灰度电压线性地按照数据位的逻辑值变化。但是，该灰度电压按照数据位值例如可以以对数变化的方式设定电阻元件的电阻值。
图24是表示发生按照本发明的实施方式3的基准电压的电路的变更例子1的结构图。在图24中，在译码电路DEC的一方上分别设置发生高位侧基准电压V32-V63的基准电压发生电路60a和发生低位侧基准电压V0-V31的基准电压发生电路60b。基准电压发生电路60a包含在电源节点VA1以及VB1之间串联连接的电阻元件R1，基准电压发生电路60b包含在电源节点VA2以及VB2之间串联连接的电阻元件R2的串联体。在基准电压发生电路60a中从各电阻元件的连接节点生成基准电压V32-V63，在基准电压发生电路60b中从各电阻元件R2的各连接节点生成基准电压V0-V31。在电源节点VB1上提供与基准电压V32对应的电压，在电源节点VA2上提供与电压V31对应的电压。在该结构的情况下，把电阻元件R1以及R2的电阻值设置成相同，能够实现和图23所示的基准电压发生电路60一样的结构。
在该图24所示的结构的情况下，来自基准电压发生电路60a以及60b的基准电压线62以及63能够直线地延伸。因而，不会产生这些基准电压线62以及63之间的交叉部，能够抑制由基准电压线间的电容耦合产生的耦合噪声。
图25是表示发生针对按照本发明的实施方式3的译码电路的基准电压的电路的变更例子2的结构图。在该图25所示的配置中，在译码电路DEC的两侧上分别配置基准电压发生电路60l以及60r。基准电压发生电路60l具有和基准电压发生电路60a(参照图24)同样的结构，包含在电源节点VA1以及VB1之间串联连接的电阻元件R1。基准电压发生电路60r具有和基准电压发生电路60b同样的结构，包含在电源节点VA2以及VB2之间串联连接的电阻元件R2。
在基准电压发生电路60l中，从各电阻元件R1的连接节点生成高位侧基准电压V32-V63，在基准电压发生电路60r中，从电阻元件R2的各连接节点输出低位侧基准电压V0-V31。在配置该图25所示的基准电压发生电路60l以及60r的情况下，从译码电路DEC的两侧能够使基准电压线62以及63直线延伸。因而，能够防止基准电压线跨过该基准电压发生电路60l以及60r的一方上延伸地配置的现象，能够进一步降低基准电压线间的电容耦合噪声。
即使在该图25所示的结构中，作为一例，也是向电源节点VB1提供与基准电压V32对应的电压，向电源节点VA2提供与基准电压V31对应的电压。向电源节点VA1和VB2提供和给予图23所示的基准电压发生电路的电源节点VA以及VB的电压相同电平的电压。
在该图24以及图25所示的基准电压发生电路的结构中，作为提供给电源节点VB1以及VB2的电压，只要电阻分压生成提供电源节点VA1以及VB2的电压即可。
而且，即使在图24以及图25所示的基准电压发生电路的结构中，也把构成要素的电阻元件的电阻值设置成相同来进行说明。但是，当基准电压作为图像显示装置的灰度电压使用的情况下，该基准电压的步骤例如可以以对数变化的方式调整其电阻值。
此外，译码电路DEC在图像显示装置中使用，基准电压V0-V63当作为像素写入用的灰度电压使用的情况下，电源节点VA以及VB、电源节点VA1以及VB1，以及电源节点VA2以及VB2之间的电压极性按照负极性模式以及正极性模式对各扫描线的每条发生改变。在1条扫描线上的像素中，当邻接像素的写入电压的极性也作为正极性以及负极性交替改变的情况下，在与像素阵列的数据线对应地设置的译码电路中，对各像素列的每个反转其电压极性，提供给各译码电路。在1个译码电路DEC中，当生成相对2个像素列的写入电压的情况下，只要每个像素采样期间改变其电压极性即可。
这些电压极性的切换根据液晶像素元件的交流驱动方式以及像素驱动电路的结构按照适宜的方式进行。例如，该基准电压发生电路的电源节点VA以及VB，或者VA1、VB1、VA2以及VB2的电压极性通过切换使用了开关元件等电源路径来改变。
图26是模式化表示利用图24以及图25所示的2个基准电压发生电路时的译码定时图。在图26所示的译码定时中，在1个译码动作周期Tcd期间，对于来自2个基准电压发生电路的基准电压V0-V63，并行地进行译码动作。因而，这种情况下，按照数据位例如位D5-D0进行译码动作，输出1个基准电压。在此，译码动作周期Tcd表示生成译码电路DEC的输出电压的周期。在图像显示装置中该译码电路当作为数字/模拟变换器被使用生成灰度电压的情况下，与各像素列对应地设置译码电路的情况下，该译码动作周期Tcd与1水平扫描期间1H对应。
图27是表示利用图24以及图25所示的两个基准电压发生电路时的译码定时的其它结构图。在图27所示的译码定时中，在译码动作周期Tcd的前半周期Tcd/2期间，对于低位侧基准电压V31-V0进行译码动作，在后半周期Tcd/2中，对于上侧基准电压V32-V63进行译码动作。
即，作为输出电压首先选择低位侧基准电压V0-V31之一输出。接着，在后半周期中，对于基准电压V32-V63进行译码动作，当选择高位侧基准电压V32-V63之一的情况下，输出对应的基准电压。另一方面，例如在数据位D5是“1”，选择低位侧基准电压V31-V0的情况下，该输出电压的电压电平不根据在前半周期选择的基准电压发生改变。这种情况下，在1个译码动作周期内，输出电压的变化幅度最大是32步。因而，输出线的电压变化例如即使在从基准电压V0变化到基准电压V63那样发生极端变化的情况下，也能够降低输出线的变化电压量。
此外，当在图像处理装置中利用的情况下，当在半周期中按照各数据位进行译码动作的情况下，作为电压极性的变化周期，需要确保1个译码动作周期Tcd的期间。
图28是概略地表示实现图27所示的译码定时的控制部的结构例图。在图28中，设置接收最高位数据位D5和译码控制信号CDIV的AND电路70。该AND电路70的输出信号CTL代替位D5共用地提供给第1子译码电路FSD。第1子译码电路FSD与下段的第2子译码电路的输入结合。在第2段以后的子译码电路中，提供对应的位群。
图29是表示图28所示的驱动控制部的动作的定时图。以下，参照图29简单地说明图28所示的译码动作控制部的动作。
在前半周期中把译码控制信号CDIV设定为低电平，在后半周期中，把译码控制信号CDIV设定为高电平。这种情况下，如果最高位位D5是高电平，则AND电路70的输出信号CTL在前半周期为低电平，在后半周期变成高电平。因而，在前半周期中，选择低位侧基准电压V0-V31之一输出，在后半周期中，把比该选择出的基准电压还高32步的电压作为译码结果输出。
另一方面，在数据位D5是低电平时，AND电路70的输出信号CTL与译码控制信号的电平无关是低电平。因而，在这种情况下，低位侧基准电压V0-V31之一在整个1个译码动作周期中作为译码结果输出。
图30是概略地表示利用图24以及图25所示的2个基准电压发生电路的结构时的译码定时的另一时序图。在该图30所示的译码定时中，在译码动作周期Tcd的前半周期Tcd/2中，对高位侧基准电压V63-V32进行译码动作，在后半周期Tcd/2中，对低位侧基准电压V31-V0进行译码动作。
这种情况下，在前半周期中，选择1个高位侧基准电压，接着，在后半周期中，选择正确的基准电压。即使在选择低位侧基准电压的情况下，也只是产生32步大小的电压下降。
图31是表示用于实现图30所示的译码次序的译码控制部的结构例图。在图31中，设置接收最高位数据位的D5和反转译码控制信号CDVIB的OR电路72。该OR电路72的输出信号CTLA代替位D5被提供给第1子译码电路FSD。该第1子译码电路FSD的输出分别提供给第2子译码电路。在第2位群以后的子译码电路中，提供对应的位群。
图32是表示图31所示的译码控制部的动作的定时图。以下，参照图32说明图31所示的译码动作控制部的动作。
在译码动作周期Tcd的前半周期Tcd/2中，把反转译码控制信号CDIVB设定为高电平。在数据位D5是高电平时，OR电路72的输出信号CTLA是高电平，第1子译码电路FSD选择高位侧基准电压V63-V32中的1个。在后半周期中，即使反转译码控制信号CDIVB变成低电平，数据位D5也是高电平。因而OR电路72的输出信号CTLA是高电平，从第1子译码电路FSD连续输出高位侧的基准电压。
在数据位D5是低电平时，首先在前半周期中如果把反转译码控制信号CDIVB设置成高电平，则OR电路72的输出信号CTLA变成高电平，第1子译码电路FSD选择高位侧基准电压V63-V32中的一个。接着，在后半周期中，如果反转译码控制信号CDIVB变成低电平，则数据位D5是低电平，OR电路72的输出信号CTLA变成低电平。相应地第1子译码电路FSD选择低位侧基准电压V31-V0之一，选择输出与正确的数据位相应的基准电压。
由此，能够实现在前半周期中选择高位侧的基准电压，在后半周期中选择低位侧的基准电压的译码顺序。
通过停止在各半周期中向非使用的基准电压发生电路的电源电压的提供，能够降低消耗电流(通过在输出线上设置电压保持元件，即使电源供给停止，也能够把与数据位对应的基准电压正确地传递到下段电路)。
而且，译码控制信号CDIVB能够通过对规定译码电路DEK的动作周期的信号进行分频而生成。
此外，该译码动作周期Tcd只要在应用该译码电路的用途中被确定为恰当的周期即可。
如上所示，如果根据本发明的实施方式3，则使用最高位位分类输出候补的基准电压，以共用低位位的相同逻辑的子译码电路的方式配置子译码电路，可和实施方式1以及2一样，能够减轻输出线的负荷，还能够降低元件个数，能够进行高速并且高精度的译码动作，生成输出候补的基准电压。
图33是概略地表示本发明的实施方式4的显示装置的结构图。在图33中，显示装置包含把像素PX排列成矩阵形的像素阵列(显示板)120。在该像素阵列120中，与像素PX的各行对应地配设栅极线G0-Gm，与像素PX的各列对应地配置数据线DL。在图33中，代表性地表示与像素阵列120的栅极线G0连接的像素PX。数据线DL以k条为单位形成组。正如以后说明的那样，是因为对各数据线的每组进行译码动作(数字/模拟变换动作)的缘故。
栅极线G0-Gm通过垂直驱动电路121在每1水平扫描期间顺序向选择状态驱动。向垂直驱动电路121提供垂直扫描开始指示信号VST和垂直移位时钟信号VCK。用垂直移位时钟信号VCK决定把栅极线G0-Gm的各自维持在选择状态的期间。
显示装置进一步包括水平移位寄存器122，该水平移位寄存器122具有与数据线DL各自对应的输出部，按照水平扫描开始指示信号HST和水平移位时钟信号HCK进行移位动作，把其输出部顺序驱动到选择状态；第1锁存电路123，根据水平移位寄存器122的输出信号顺序读取锁存多位像素数据PD；第2锁存电路124，锁存按照转送指示信号TX在第1锁存电路123中已经锁存的像素数据。
第1锁存电路123以及第2锁存电路124各自包含与数据线DL各自对应设置的锁存器，分别锁存相对各数据线的像素数据PD。第2锁存电路124为了在用于进行数字/模拟变换的译码部中进行信号振幅调整还可以设置电平移位功能。进行该电平移位是为了补偿像素数据PD的信号振幅和在内部的像素的写入电压振幅(在数据线上的灰度电压振幅)的差而进行的。
显示装置进一步包含按照选择控制信号Tmux顺序选择第2锁存电路124的输出的分频选择单元125；把在该分频选择单元125中选择出的数据变换为模拟数据的数字/模拟变换单元126；按照切换控制信号TDMUX顺序切换转送路线地转送数字/模拟变换单元126的输出信号的分频切换单元127；缓冲来自分频切换单元127的电信号(电压)，按照选择信号SEL顺序选择数据线DL，按照缓冲电压驱动选择数据线的数据线驱动单元128。
分频选择单元125包含与第2锁存电路124的k个输出的各自对应设置的选择电路125a-125h。选择电路125a-125h并联动作，按照各自选择信号TMUX顺序选择第2锁存电路124的对应的k个输出。选择控制信号TMUX通过分频水平移位时钟信号HCK而生成。选择电路125a-125h具备和移位寄存器同样的结构，按照顺序选择控制信号TMUX，把该k个输入与1个输出连接，执行k∶1的多路传输动作。
数字/模拟变换单元126包含与选择电路125a-125h分别对应设置的译码器126a-126h。向这些译码器126a-126h共用地提供来自基准电压发生电路130的基准电压V0-Vn(在灰度显示为(n+1)电平下进行的情况下)。译码器126a-126h具备和从前面的实施方式1至3所示的译码电路之一同样的结构，按照从对应的选择电路125a-125h提供的像素数据(电平变换后的像素数据)选择基准电压，实现数字像素数据的数字/模拟变换。
分频切换单元127包含相对译码器126a-126h各自设置的切换电路127a-127h。切换电路127a-127h的各自用1输入k输出信号分离器构成，按照切换控制信号TDMUX把提供给该输入的模拟电压顺序向该输出传递。
数据线驱动单元128包含相对切换电路127a-127h各自设置的数据线驱动电路128a-128h。这些数据线选择驱动电路128a-128h的各自包含模拟放大器以及数据线选择栅极。数据线选择栅极按照选择信号SEL顺序(连续驱动的情况下)或者同时(行连续的情况下)向选择状态驱动，在内部的模拟放大器中缓冲从切换电路127a-127h提供的电压，传递给数据线DL。
包含在数据线选择驱动电路128a-128h中的模拟放大器用例如将传递给基准电压输入的基准电压接收到正输入上，把其输出反馈到负输入的运算放大器(op放大器电压跟随)构成，用其大的驱动力高速向数据线传递写入电压(与经过选择的基准电压对应的模拟电压)。
切换电路127a-127h各自用模拟开关构成，把从译码器126a-126h提供的基准电压(模拟电压)向对应的数据线选择驱动电路128a-128h的模拟放大器传递。
在该图33所示的结构中，因为译码器126a-126h并联地动作，所以译码器126a-126h各自要求在1水平扫描期间进行k次译码动作。因而，在1水平扫描期间(1H)只进行k次的译码动作，能够充分确保译码(数字/模拟变换)的时间，即使在高精细图像显示装置中也能够可靠地进行译码动作。
此外，译码器126a-126h用和前面的实施方式1至3相同的译码电路构成，构成要素数少，能够充分确保布局面积地配置译码器126a-126h。
图34是表示图33所示的基准电压发生电路130的结构例图。在图34中，基准电压发生电路130包含在高电平一侧电源节点VH和低电平电源节点VL之间串联连接的电阻元件R0-R(n+1)。从电阻元件间的节点输出基准电压V0、V1、...Vn。与该基准电压发生电路130相应地在电阻元件R0-R(n+1)的电阻值全部相同的情况下，可得到对在同一步中高电平一侧电源节点的电压VH以及低电平一侧电源节点VL的电压进行了电阻分配而得的电压作为基准电压。代替该图34所示的基准电压发生电路130的结构，也可以使用基准电压步非线性变化的基准电压发生电路、或者基准电压步可以改变的可变基准电压发生电路的结构。
此外，基准电压发生电路130在该译码器126a-126h的两侧可以分别分开配置(相当于实施方式3)。
图35是概略地表示发生图33所示的选择控制信号TMUX以及切换控制信号TDMUX的部分的结构图。在图35中选择控制信号TMUX以及切换控制信号TDMUX由以规定的周期分频水平移位时钟信号HCK的分频电路132生成。该分频电路132可以应答对图33所示的第2锁存电路124的像素数据的转送动作进行指定的转送指示信号TX的激活而生成分频信号。取而代之，也可以在选择电路125a-125h各自中使用应答转送控制信号TX的激活把该选择位置复原为初始位置的结构。这种情况下，不需要对分频电路132特别将转送指示信号TX作为触发信号提供。
图36是表示图33所示的显示装置的动作的定时图。在图36中，作为一例表示了选择控制信号TMUX以及切换控制信号TDMUX通过2分频水平移位时钟信号HCK而生成时的波形(译码器126a-126h的个数是2个的情况下)。切换控制信号TDMUX以及选择控制信号TMUX的分频比根据译码器126a-126h的个数而决定(译码器的个数＝分频比)。
当提供水平扫描开始指示信号HST，则顺序提供相对下一扫描线的像素数据PD。按照该水平扫描开始指示信号HST初始化图33所示的水平移位寄存器122，把其选择位置设定在初始位置。接着，按照水平移位时钟信号HCK，水平移位寄存器122其初始位置进行移位动作，包含在第1锁存电路123中的锁存器顺序把像素数据PD结合在传递信号线。由此，像素数据PD(0，...，z)与水平移位时钟信号HCK同步地被传递，用第1锁存电路123内的锁存器进行锁存。
扫描线的像素数据如果存储在第1锁存电路123中，则激活转送指示信号TX，从第1锁存电路123向第2锁存电路124转送像素数据PD。
和在第1锁存电路123中的下一扫描线的像素数据的锁存动作并行地根据第2锁存电路124的锁存/输出数据，把在前一周期中转送并锁存的像素数据变换为模拟电压。即，选择电路125a-125h根据选择控制信号TMUX顺序选择第2锁存电路124的对应的输出，提供给对应的译码器126a-126h。译码器126a-126h根据从选择电路125a-125h提供的像素数据选择基准电压，提供给切换电路127a-127h。该译码器126a-126h的基准电压的选择动作在前面的实施方式1至3中说明，和译码电路的译码动作相同。
切换电路127a-127h按照切换控制信号TDMUX切换该输出路径，把生成的模拟电压(经过选择的基准电压)向对应的数据线选择驱动电路128a-128h传递。
在数据线选择驱动电路128a-128h中，把分别从对应的切换电路127a-127h传递的模拟电压在模拟缓冲器(电压跟随)中进行缓冲处理并锁存。接着，根据数据线的驱动方式，按照选择信号SEL把1扫描线的模拟电压(经过选择的基准电压)作为像素写入电压传递到对应的数据线DL，写入到与选择栅极线连接的像素上。
在1水平扫描期间1H之间，译码器126a-126h各自只进行k次译码动作。如图33所示，译码器126a-126h与k条数据线DL对应地配置。这种情况下也能够降低译码器126a-126h的构成要素的开关个数，能够有富余地配置在该显示装置驱动电路部中。
此外，译码器126a-126h和像素内的晶体管一样，在用低温多晶硅TFT构成的情况下，译码器126a-126h的各输出信号线的负荷也小，能够高速进行译码动作。此外，因为开关元件的个数少，所以布局面积小，能够与k条数据线的间距对应地有富余地配置译码器126a-126h。
此外，在上述的说明中，译码器126a-126h在k条数据线DL中配置1个。但是，译码器126a-126h也可以与数据线DL各自对应地配置。
如上所示，在按照本发明的实施方式4的显示装置中，在像素阵列中把生成用于进行灰度显示的模拟电压的译码器对规定数的数据线配置1个，与用1个译码器进行1条扫描线的各像素数据的译码动作的情况相比能够降低动作频率(译码动作次数)，能够确保充分长度的译码时间。此外，译码器分成像素数据的位群各自进行译码动作，其占有面积小，能够实现小占有面积的像素驱动电路，能够以小占有面积实现驱动电路一体型显示装置。
而且，像素PX可以是液晶元件，还可以是有机EL(场致发光)等场致发光元件。只要是按照模拟电压设定亮度的像素，就能够适用本发明的译码器。
图37是概略地表示包含在从实施方式1至3的译码电路(DEC)或者译码器(126a-126h)中的构成开关元件的MOS晶体管的剖面构造的一个例图。在图37中，表示1个MOS晶体管。该MOS晶体管是模拟开关(CMOS传输门)中的MOS晶体管，作为一例，用底(bottom)栅极型低温多晶硅TFT(薄膜晶体管)实现。该薄膜晶体管包含形成在绝缘性的衬底上的栅极电极210；覆盖栅极电极210地形成的栅极绝缘膜212；形成在栅极绝缘膜212上的多晶硅层214。
栅极绝缘膜212例如具有用氮化硅膜(SiN)形成的第1栅极绝缘膜212a，和例如用二氧化硅(SiO2)膜形成的第2绝缘膜212b的多层膜构造。
多晶硅层214包含相互分离形成的第1导电型的高浓度杂质区域215b以及215c；与高浓度杂质区域215b以及215c各自邻接形成的第1导电型的低浓度杂质区域215d以及215e；形成在这些低浓度杂质区域215d以及215e之间的第2导电型的主体(body)区域215a。在主体区域215a上根据施加在栅极电极210上的电压形成沟道，晶体管变成导通状态。
栅极电极210以在低浓度杂质区域215d以及215e和主体区域215a上重合的方式被形成。以覆盖主体区域215a以及低浓度杂质区域215d以及215e全体并且覆盖高杂质浓度区域215b以及215c的一部分的方式形成层间绝缘膜216。该层间绝缘膜216例如用二氧化硅膜形成。高浓度杂质区域215b以及215c分别与用低电阻导电层形成的电极218a以及218b连接。低浓度杂质区域215d以及215e形成所谓的LDD构造(Lightly Doped Diffusion构造)，缓和源-漏端部的电场。
在该TFT(薄膜晶体管)的情况下，基底层用玻璃衬底或者环氧树脂衬底等绝缘性材料形成，多晶硅层214和衬底分离形成为中间层。因而，与形成在半导体衬底区域上的体(bulk)型MOS晶体管相比，能够降低衬底电容(接合电容)等寄生电容。此外，由于使多晶硅层214的膜厚度减薄，能够降低TFT的高度。通过利用低温多晶硅TFT，能够例如在图像显示装置中用和像素内的像素选择晶体管相同的制造工艺制造译码电路(或者译码器)。
在该薄膜晶体管中，以主体区域215a和低浓度杂质区域215d以及215e重合的方式形成电极层218a以及218b。因而，在主体区域215a上形成沟道时作为寄生电容形成平行平板型电容，与接合电容是接通电容的主要成分的体型MOS晶体管的情况相比，其寄生电容增大。但是，在按照本发明的译码电路中，与输出信号线连接的开关元件的个数少，即使把薄膜晶体管(TFT)作为构成要素使用，也能够充分降低附带在输出信号线上的寄生电容。
此外，作为该薄膜晶体管(TFT)，即使在使用把栅极电极形成在主体区域215a的上部的顶栅极型低温多晶硅TFT的情况下，也同样是栅极电极和源-漏电极层的重合部分的电容增大，相应地接通电容增大。
而且，作为薄膜晶体管(TFT)的构造，并不限于图37所示的构造，也可以使用其他构造的TFT。
把该图37所示的MOS晶体管(TFT)形成在P沟道型以及N沟道型各自上，如图7以及图8等配线布局所示那样通过相互并联连接，能够实现CMOS传输门(模拟开关)。
如上所示，如果采用本发明的实施方式4，则把在实施方式1至3中使用的译码电路作为实现像素数据的数字/模拟变换的电路使用，能够实现具备以小占有面积高精度并且高速进行译码动作生成灰度电压的译码器的显示装置或者像素阵列驱动装置。
本发明的译码电路能够利用到从通常的多个选择候补中选择1个的译码电路中。此外，可以应用到在显示装置中发生灰度显示用的模拟电压的基准电压选择型像素驱动电路等的进行数字/模拟变换的电路部分。此外，对于在便携型设备用途等中的小占有面积的驱动电路一体型显示装置也能够适用。
虽然详细说明了本发明，但这只是用于示例，并不限于此，能够明确理解的是本发明的精神和范围只用附加的权利要求来限定。
权利要求
1.一种译码电路，对具有多个位的多位数字数据进行译码，生成表示该译码结果的电信号，该译码电路具备第1位群译码电路，其与具有上述多位数字数据的至少1位的第1位群对应设置，将上述第1位群的位进行译码，以从沿着第1方向配置的多个输出候补中选择与译码结果对应的输出候补进行输出，上述第1位群译码电路包含对于规定数的输出候补的组的每个分别配置的、各自共用地接收上述第1位群的位、以从对应的输出候补的组中选择1个输出候补的多个第1子译码电路，上述多位数字数据被分割成多个位群，其中所述多个位群中的至少1个具有多个位，上述多个位群包含上述第1位群，与各位群对应地配置位群译码电路，上述位群译码电路包含上述第1位群译码电路，并且各上述第1子译码电路包含对于不同的输出候补而设置且沿着第2方向被并联配置的多个单元译码器，具备与上述多个位群的最后的位群对应地设置的、共用地接收上述最后的位群的位进行译码的最终位群译码电路，上述最终位群译码电路与前段的位群译码电路的输出分别对应地被配置，并按照上述最终位群的位来选择前段的位群译码电路的输出中对应的输出，并传递给输出信号线的多个最终段子译码电路。
2.如权利要求1所述的译码电路，上述最终位群包含多个位，上述最终位群译码电路的最终子译码电路具备分别与上述最终位群的多个位对应地配置的、并且沿着上述第1方向配置的多个开关元件。
3.如权利要求1所述的译码电路，上述第1位群由上述多位数字数据的最高位位或者最低位位的任意1位构成。
4.如权利要求1所述的译码电路，上述多个输出候补具备能够利用上述多位数字数据表达的多个基准电压，上述多个基准电压按照上述多位数字数据的值的大小的顺序沿着上述第1方向顺序排列，上述多位数字数据的多个位沿着上述多个位的位顺序分割成上述的多个位群。
5.如权利要求1所述的译码电路，上述多个输出候补具备可以用上述多个位数字数据表达的多个基准电压，上述多位数字数据的多个的位把最高位位作为上述第1位群分配，上述多个位的剩余的位沿着这些位的位置顺序被分割为上述多个位群的剩余的位群，上述多个基准电压按照上述多位数字数据的上述剩余的位的值大小的顺序沿着上述第1方向顺序排列，上述第1位群译码电路的各上述第1子译码电路具备对于用上述最高位位的值不同而剩下的位的值相同的数字数据所表达的基准电压而设置的单元译码器。
6.如权利要求1所述的译码电路，各上述位群译码电路的各子译码电路具备单元译码器，该单元译码器具备在对应的位群是M位时，按照M个串联连接并且根据对应的位的值有选择地导通的开关元件，上述M是大于等于1的整数，各上述子译码电路按照对应的位群的位值，从分别设置有上述单元译码器的2的M次方个输出候补中选择1个输出候补，作为下一段的位群译码电路的子译码电路的选择对象的输出候补来输出。
7.如权利要求6所述的译码电路，上述输出候补是具有可以用上述多位数字数据表达的大小的基准电压，上述第1位群由1位构成，并且各上述开关元件由CMOS传输门构成，上述译码电路进一步具备沿着上述第2方向延伸配设的、分别传递上述基准电压的多个基准电压线；沿着上述第1方向延伸配置的、对上述位群译码电路传递相对上述多位数字数据的各位的互补信号的多个控制信号线，其中，各上述开关元件配置成和各上述基准电压线在平面布局上不重合，上述第1位群译码电路的单元译码器的CMOS传输门具有经由在上述第2方向上延伸的分支配线与对应的控制信号线结合的栅极电极，上述分支配线配置成相互不交叉。
8.如权利要求7所述的译码电路，对于上述单元译码器设置的上述分支配线的至少几条被配置成和对应的基准电压线在平面布局上重合。
9.如权利要求7所述的译码电路，对于上述最终段译码电路的控制信号线被集中配设在前段的子译码电路的配置区域和上述最终段子译码电路的配置区域之间，上述最终段子译码电路的开关元件的控制电极经由至少一部分在上述第2方向上延伸的取出配线被连接到对应的控制信号线上。
10.如权利要求9所述的译码电路，上述基准电压线包含具有迂回路的基准电压线，该迂回路以回避配置有对应的上述最终段子译码电路的单元译码器的开关元件的区域的方式被设置。
11.如权利要求9所述的译码电路，上述最终段子译码电路在对应的基准电压线之间的区域上配置各对应的开关元件。
12.一种显示装置，包含译码电路，具备把由具有多个位的多位数字数据所表达的显示像素数据变换为模拟电压的数字/模拟变换电路，上述多位数字数据被分割成其中至少1个具有多位的多个位群，上述多个位群包含第1位群，上述译码电路具备与各位群对应配置的位群译码电路，上述位群译码电路(i)具备与具有上述多位数字数据的至少1位的第1位群对应设置的、对上述第1位群的位进行译码、以从沿着第1方向配置的多个输出候补中选择与译码结果对应的输出候补进行输出的第1位群译码电路，上述第1位群译码电路包含对于规定数的输出候补的组各自分别配置的、分别共用地接收上述第1位群的位、并从对应的输出候补的组中选择1个输出候补的多个第1子译码电路，各上述第1子译码电路包含对于不同的输出候补设置的、且沿着第2方向并联配置的多个的单元译码器，(ii)具备与上述多个位群的最后的位群对应设置的、共用地接收上述最后的位群的位进行译码的最终位群译码电路，上述最终位群译码电路具备与前段的位群译码电路的输出分别对应地配置的、按照上述最终位群的位来选择在前段的位群译码电路的输出中对应的输出、并作为上述模拟电压传递到输出信号线的多个最终段子译码电路，分别与多个显示像素结合的多条数据线，以及按照上述数字/模拟变换电路输出的模拟电压驱动上述数据线的数据线驱动电路。
全文摘要
在相对多个邻接配置的输出候补(v0－v63)设置，按照多位数字数据的位选择对应的输出候补，向下段子译码电路传递的初段的子译码电路(FSD0－FSD31)中，把单元译码器(SWE，WSO)并联配置在和输出候补的排列方向正交的方向上。能够不增大横向尺寸地降低译码电路的输出候补的基准电压排列的纵向的尺寸。
文档编号H03M1/66GK101051447SQ200710092088
公开日2007年10月10日 申请日期2007年4月6日 优先权日2006年4月6日
发明者桥户隆一, 上里将史, 村井博之 申请人:三菱电机株式会社