振荡电路及具有该振荡电路的半导体器件的制作方法

专利名称：振荡电路及具有该振荡电路的半导体器件的制作方法
技术领域：
本发明涉及一种振荡电路及具有该振荡电路的半导体器件。
背景技术：
近年来，已经开发了各种电路被集成在同一个绝缘表面上的半导体器件， 且已知各种振荡电路作为电路所需要的时钟电路。
振荡电路是通过使用CMOS而开发出来的，作为典型例子，可以举出利用 CMOS反相器的振荡电路(例如，参照专利文件l)。 专利文件l:日本特开2003-283307号公报
然而，现有的振荡电路存在如下问题当供给到振荡电路的电源电压变化 时，流入到反相器的电流值变化，所以振荡频率发生变化。因此，将来自振荡 电路的输出用作时钟信号的情况下，振荡频率的变化导致时钟信号的改变，从 而引起电路的错误动作。
此外，近年来，在作为通过无线通讯进行数据交换的半导体器件引人注目 的RFID(射频识别)标签等上，当利用来自外部的电波或电磁波等的无线信号来 获得电源电压情况等下，电源电压根据与信号发送部分的距离，容易变化，并 且该电源电压的变化引起振荡频率的变化。
此外，振荡频率不耐电源电压的波纹和因无线信号的噪音，因而维持恒定 水平是很困难的。

发明内容
因此，本发明鉴于上述问题，其目的在于提供一种振荡电路及具有该振荡 电路的半导体器件，该振荡电路抑制对电源电压的变化导致的振荡频率的变 化，且输出频率更稳定的信号。
本发明的振荡电路之一包括不管电源电压端子之间的电位差如何，提供 恒定电流的恒流电路；根据电源电压端子之间的电位差，改变振荡频率的电压 控制振荡电路；n沟道型晶体管；p沟道型晶体管；以及电容。此外，电源电压 端子由第一端子和第二端子构成，并且由这些端子供给电源电压。
在电源电压端子之间的电位差恒定的情况下，具有上述结构的电压控制振 荡电路，可以根据输入端子的电压改变振荡频率。此外，当输入端子的电压变 大时，振荡频率升高，而当输入端子的电压变小时，振荡频率降低。另外，在 输入电压端子的电压恒定的情况下，振荡频率根据电源电压端子之间的电位差 变化。在此情况下，当电源电压端子之间的电位差变大时，振荡频率降低，当 电源电压端子之间的电位差变小时，振荡频率升高。
另外，恒流电路与P沟道型晶体管的栅电极在第二节点相连接，并且，P沟 道型晶体管的源电极连接到第一端子。此外，可以将与恒流电路的电流值相对 应的电流提供到P沟道型晶体管。
另外，p沟道型晶体管的漏电极与n沟道型晶体管的漏电极相连接，并且， n沟道型晶体管的源电极连接到第二端子。由于流过p沟道型晶体管的电流，在 n沟道型晶体管的栅电极中发生电压。
另外，电压控制振荡电路与n沟道型晶体管的栅电极在第一节点相连接， 并且，电压控制振荡电路的振荡频率取决于在n沟道型晶体管的栅电极中发生 的电压。第一节点也通过电容连接到第二端子。此外，第一节点相当于电压控 制振荡电路的输入端子。
当电源电压端子之间的电位差变化时，流过恒流电路的电流恒定。但是， 即使栅源之间的电压恒定，连接在恒流电路的P沟道型晶体管的电流根据漏源 之间的电压而改变。当p沟道型晶体管的电流改变时，n沟道型晶体管的栅端子 电压改变。
在电源电压端子之间的电位差变化，并电压控制振荡电路的输入端子恒定 的情况下，电压控制振荡电路的振荡频率根据电源电压端子之间的电位差而改 变。然而，在本发明中，由于n沟道型晶体管的栅端子电压改变，因此可以抑 制因电源电压端子之间的电位差导致的振荡频率的变化。
另外，在电源电压端子之间的电位差突然变化时，连接在第一节点的电容 可以抑制第一节点的电压变化。
本发明的振荡电路之一包括电连接在第一端子和第二端子之间的恒流电 路；根据电源电压端子之间的电位差，改变振荡频率的电压控制振荡电路；n 沟道型晶体管；通过恒流电路，使栅源之间的电压为恒定的P沟道型晶体管； 以及电容，其中，p沟道型晶体管的源电极和漏电极中的一方电连接到第一端 子，并且，p沟道型晶体管的源电极和漏电极中的另一方电连接到n沟道型晶体 管的源电极和漏电极中的一方以及栅电极，并且，n沟道型晶体管的源电极和
漏电极中的另一方电连接到第二端子，并且，n沟道型晶体管的栅电极通过电 容电连接到第二端子。此外，n沟道型晶体管的栅电极相当于电压控制振荡电
路的输入电压端子，第一端子和第二端子相当于电压控制振荡电路的电源电压 端子。另外，恒流电路不必提供有电阻。
另外，本发明的振荡电路之一包括电连接在第一端子和第二端子之间的 恒流电路；根据电源电压端子之间的电位差，改变振荡频率的电压控制振荡电 路；P沟道型晶体管；通过恒流电路，使栅源之间的电压为恒定的n沟道型晶体 管；以及电容，其中，n沟道型晶体管的源电极和漏电极中的一方电连接到第 二端子，并且，n沟道型晶体管的源电极和漏电极中的另一方电连接到p沟道型 晶体管的源电极和漏电极中的一方以及栅电极，并且，P沟道型晶体管的源电 极和漏电极中的另一方电连接到第一端子，并且，p沟道型晶体管的栅电极通 过电容电连接到第一端子。此外，P沟道型晶体管的栅电极相当于电压控制振 荡电路的输入电压端子，第一端子和第二端子相当于电压控制振荡电路的电源 电压端子。另外，恒流电路不必提供有电阻。
另外，本发明的半导体器件之一包括信号处理电路、以及发送/接收用 于发送存储在信号处理电路的数据的信号的天线电路，其中，信号处理电路包 括具有上述结构的振荡电路、以及利用天线电路接收的信号生成电源电压的 整流电路，并且，电源电压供给到振荡电路的第一端子及第二端子。
本发明的半导体器件之一包括信号处理电路、以及发送/接收用于发送 存储在信号处理电路的数据的信号的天线电路，其中，信号处理电路包括具 有上述结构的振荡电路、利用天线电路接收的信号生成电源电压的整流电路、 以及电源电路，并且，电源电压通过电源电路，供给到振荡电路的第一端子及 第二端子。此外，电源电路也可以为调节电路。
而且，具有上述结构的半导体器件，也可以包括存储电源电压的电池。
在本发明中，对晶体管的种类没有特别的限制。可以适用使用以非晶硅 和多晶硅为代表的非单晶半导体膜的薄膜晶体管(TFT)、使用半导体衬底或SOI 衬底形成的晶体管、结合型晶体管、双极晶体管、使用ZnO或a-InGaZnO等化合 物半导体的晶体管、使用有机半导体或碳纳米管的晶体管等。另外，对配置有 晶体管的衬底的种类也没有特别的限制，例如可以使用单晶衬底、S0I衬底、 玻璃衬底、塑料衬底等。
本发明中的"连接"和"电连接"是同义的。因此，在本发明提出的结构 中，不仅具有规定的连接关系，例如在文章或图中所描述的连接关系，而且可
以在它们之间设置能够实现电连接的其他元件(例如，开关、晶体管、电容元 件、电感器、电阻元件或二极管等)。当然，也可以配置成在中间没夹有其他 元件，"电连接"包括直接连接的情况。
根据本发明，能够实现一种振荡电路，该振荡电路输出对由电源变化等所 造成的噪声混入很强且具有在宽范围的电压区域中变化量小的稳定频率的信 号。另外，通过采用本发明的振荡电路，可以产生稳定的时钟，从而可以提供 可靠性高且能够无线地发送/接收信息的半导体器件。


图l是说明本发明的振荡电路的图； 图2是说明本发明的振荡电路的图； 图3是说明本发明的半导体器件的结构的图； 图4A至4E是说明本发明的半导体器件的结构的图5A和5B是说明本发明的半导体器件的结构的图6是说明本发明的半导体器件的结构的图7A至7D是本发明的半导体器件的部分剖视图； 图8A至8C是本发明的半导体器件的部分剖视图； 图9A和9B是本发明的半导体器件的部分剖视图10A至10C是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图11A至11C是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图12是本发明的振荡电路或半导体器件所具有的晶体管的部分剖视图； 图13A至13C是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图14A至14C是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图15A至15C是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图16A和16B是本发明的振荡电路或半导体器件所具有的晶体管的部分剖 视图17A至17E是说明根据本发明的物品的一个例子的图。
具体实施例方式
下面，参照

本发明的实施方式。但是，本发明可以通过多种不同 的方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是 其方式和详细内容在不脱离本发明的宗旨及其范围内可以被变换为各种各样 的形式。因此，本发明不应该被解释为仅限定在以下的实施方式所记载的内容 中。此外，在以下说明的本发明的结构中，表示相同对象的附图标记在不同的 附图中共同使用。
实施方式l
图l示出了本发明的振荡电路的结构。在图1中，端子208是输入电压端子， 端子209是输入电压的基准电压端子。在本说明书中，输入电压端子和输入电 压的基准电压端子也分别被称作第一端子和第二端子，它们被总称为电源电压 端子。将n沟道型晶体管(以下称作"醒OS" )206的栅电极连接到节点N1，将 画0S206的源电极连接到端子209。 p沟道型晶体管(以下称作"PMOS" )205的漏 电极与丽OS206的漏电极相连接，它们的连接部分也连接到节点N1。将PM0S205 的源电极连接到端子208，将PMOS205的栅电极连接到节点N2。此外，节点N1通 过电容224连接到端子209。根据节点N2的电压在PM0S205中流过电流，并且由 于NM0S206与PM0S205相连接，也在NM0S206中流过电流。当在NM0S206中流过电 流时，在节点N1中发生对应于该电流的电压。此外，即使节点N2的电压或端子 208的电压突然变化而PM0S205的电流变化，电容224也可以抑制由NM0S206产生 的电压变化。
另外，将恒流电路10连接到节点N2。
恒流电路10包括构成电流镜电路的PM0S201、 202、 NM0S203、 204、以及 电阻207。 PM0S201、 202的栅电极和PM0S202的漏电极连接到节点N2， PM0S201、 202的源电极连接到端子208。 PM0S201的漏电极连接到醒0S204的栅电极和 丽0S203的漏电极。NM0S204的漏电极连接到节点N2。丽0S204的源电极连接到 薩0S203的栅电极，而且通过电阻207连接到端子209。醒0S203的源电极连接到 端子209。
恒流电路10可以将流过电阻207的恒定电流提供给NM0S203、 204及 PM0S201、 202。可以根据电阻207的电阻值改变流过电阻207的恒定电流。这样， 在N2中发生与流过电阻207的恒定电流相对应的电压。
另一方面，将电压控制振荡电路11连接到节点N1。
电压控制振荡电路ll包括PM0S210、 212、 213、 216、 217、 220、 221、 以及NM0S211、 214、 215、 218、 219、 222、 223。 NM0S211、 215、 219、 223的 栅电极连接到节点N1。将醒0S211、 215、 219、 223的源电极连接到端子209， 将PM0S210、 212、 216、 220的源电极连接到端子208。将醒0S211的漏电极连接 到PM0S210的栅电极和漏电极、以及PM0S212、 216、 220的栅电极。将PM0S212 的漏电极连接到PM0S213的源电极，将PM0S216的漏电极连接到PM0S217的源电 极，将PM0S220的漏电极连接到PM0S221的源电极。将腿0S215的漏电极连接到 NM0S214的源电极，将醒0S219的漏电极连接到醒0S218的源电极，将丽0S223的 漏电极连接到醒0S222的源电极。将PM0S213的漏电极连接到腿0S214的漏电极、 PM0S217的栅电极和NM0S218的栅电极。将PM0S217的漏电极连接到腿0S218的漏 电极、将PM0S221的栅电极和画0S222的栅电极。将PM0S221的漏电极连接到 NM0S222的漏电极、PM0S213的栅电极、NM0S214的栅电极和输出端子230。
流过醒0S211、 215、 219、 223的电流，取决于发生在节点N1的电压。在 PM0S210中，也流过与腿0S211相同的电流。因此，在PM0S210的栅电极中，发 生与流过PMOS210的电流相对应的电压。流过PM0S212、 216、 220的电流，取决 于所述PM0S210的栅电极中发生的电压。
另外，PM0S213和NM0S214具有反相器的结构，其中PM0S213、 NM0S214的栅 电极成为输入端子，漏电极成为输出端子。PM0S217和丽0S218、 PM0S221和 醒0S222也同样地具有反相器的结构。构成各个反相器的输入端子与构成其它 反相器的输出端子相连接，它们构成了将输出信号用作输出信号的反馈电路。 这被称为环形振荡器，可以从输出端子230输出具有频率的信号。由于在构成 各个反相器的PM0S和腿0S中流过与节点N1的电压相对应的电流，因此，振荡频 率根据流过其的电流而变化。也就是说，可以根据节点N1的电压改变振荡频率。
接着，将说明上述振荡电路的动作。当在端子208和端子209之间施加电压 时，由于在节点N2中发生的电压，电流从恒流电路10向PM0S205流过。而且， 在應0S206中也流过与PM0S205相同的电流，从而在N1中发生对应于电流的电 压。这样，与产生电压的节点N1相连接的电压控制振荡电路11输出信号，该信 号具有与在节点N1中发生的电压相对应的频率。
此外，即使增加端子208与端子209之间的电压，由于在恒流电路10中流过 恒定电流，因此PM0S205的栅源之间的电压也不改变。即使PM0S205的栅源之间 的电压为恒定，流过PM0S205的电流根据PM0S205的漏源之间的电压而变化。这 样，当PM0S205的电流变化时，流过醒0S206的电流变化，因此在节点N1中发生 的电压变化。
另外，当端子208与端子209之间的电压为恒定时，电压控制振荡电路ll输 出信号，该信号具有与节点N1的电压相对应的频率。在节点N1的电压从V1变化 到比V1更大的V2的情况下(V1〈V2)，当对应于V1的频率为F1，对应于V2的频率 为F2时，F2大于F1(F1〈F2)。另一方面，当节点N1的电压为恒定时，电压控制 振荡电路ll输出信号，该信号具有与端子208和端子209之间的电压相对应的频 率。在端子208与端子209之间的电压从V3变化到比V3更大的V4的情况下 (V3〈V4)，当使对应于V3的频率为F3，而使对应于V4的频率为F4时，F4小于 F3(F3〉F4)。
例如，即使端子208与端子209之间的电压增高，节点N1的电压也同时增高， 从而可以使电压控制振荡电路ll的振荡频率保持为恒定。另一方面，当端子208 与端子209之间的电压下降时，节点N1的电压也同时下降，从而可以使电压控 制振荡电路ll的振荡频率保持为恒定。
如上所述，即使端子208与端子209之间的电压变化，本发明的振荡电路也 可以抑制振荡频率的变化，并且可以输出具有更稳定的频率的信号。
恒流电路10不局限于上述方式，只要具有提供恒定电流的结构、并且使 PMOS205的栅源之间的电压为恒定，即可。
电压控制振荡电路ll不局限于上述方式，只要根据节点N1的电压产生具有 频率的信号，即可。
实施方式2
在本实施方式中，将使用图2示出与实施方式1不同的本发明的振荡电路的 一个结构。在图2中，端子1708是输入电压端子，端子1709是输入电压的基准 电压端子。将PM0S1705的栅电极连接到节点N11，将PM0S1705的源电极连接到 端子1708。 PMOS1705的漏电极与丽OS1706的漏电极相连接，它们的连接部分也 连接到节点Nll。将NM0S1706的源电极连接到端子1709，将NM0S1706的栅电极 连接到节点N12。此外，节点N11通过电容1724连接到端子1708。根据节点N12 的电压在NMOS1706中流过电流，并且由于PM0S1705与NM0S1706相连接，也在 PMOS1705中流过电流。当在PM0S1705中流过电流时，在节点N11中发生对应于 该电流的电压。此外，即使节点N12的电压或端子1708的电压突然变化而 NM0S1706的电流变化，电容1724也可以抑制由PM0S1705产生的电压变化。
另外，将恒流电路110连接到节点N12。
恒流电路110包括构成电流镜电路的PM0S1701、 1702、 NM0S1703、 1704、 以及电阻1707。将丽0S1703、 1704的栅电极和NM0S1704的漏电极连接到节点 N12，腿0S1703、 1704的源电极连接到端子1709。将NM0S1703的漏电极连接到 PMOS1702的栅电极和PMOS1701的漏电极。将PMOS1702的漏电极连接到节点N12。 将PM0S1702的源电极连接到PM0S1701的栅电极，而且通过电阻1707连接到端子 1708。将PM0S1701的源电极连接到端子1708。
恒流电路110可以将流过电阻1707的恒定电流，提供给PM0S1701、 1702及 NM0S1703、 1704。可以根据电阻1707的电阻值，改变流过电阻1707的恒定电流。 这样，在N12中发生与流过电阻1707的恒定电流相对应的电压。
另一方面，将电压控制振荡电路lll连接到节点Nll。
电压控制振荡电路lll包括PM0S1710、 1712、 1713、 1716、 1717、 1720、 1721、以及丽0S1711、 1714、 1715、 1718、 1719、 1722、 1723。 PM0S1710、 1712、 1716、 1720的栅电极连接到节点N11。将PM0S1710、 1712、 1716、 1720的源电 极连接到端子1708，将NM0S1711、 1715、 1719、 1723的源电极连接到端子1709。 将PM0S1710的漏电极连接到NM0S1711的栅电极和漏电极、以及腿0S1715、 1719、 1723的栅电极。将PM0S1712的漏电极连接到PM0S1713的源电极，将PM0S1716的 漏电极连接到PM0S1717的源电极，将PM0S1720的漏电极连接到PM0S1721的源电 极。将蘭0S1715的漏电极连接到丽0S1714的源电极，醒0S1719的漏电极连接到 画OS1718的源电极，将醒OS1723的漏电极连接到丽OS1722的源电极。将 PM0S1713的漏电极连接到醒0S1714的漏电极、PM0S1717的栅电极和NM0S1718的 栅电极。将PM0S1717的漏电极连接到醒0S1718的漏电极、PM0S1721的栅电极和 画0S1722的栅电极。将PM0S1721的漏电极连接到丽0S1722的漏电极、PM0S1713 的栅电极、丽0S1714的栅电极、以及输出端子1730。
流过PM0S1710、 1712、 1716、 1720的电流，取决于发生在节点N11中的电 压。在PM0S210中也流过与PM0S1710相同的电流。因此，在醒0S1711的栅电极 中发生与流过NM0S1711的电流相对应的电压。流过画0S1715、 1719、 1723的电 流，取决于所述腿0S1711的栅电极中发生的电压。
另外，PM0S1713和NM0S1714具有反相器的结构，其中PMOS1713、 NM0S1714 的栅电极成为输入端子，漏电极成为输出端子。PMOS1717和醒OS1718、PMOS1721 和醒OS1722也同样地具有反相器的结构。构成各个反相器的输入端子与构成其 它反相器的输出端子相连接，它们构成了将输出信号用作输出信号的反馈电 路。这被称为环形振荡器，可以从输出端子1730输出具有频率的信号。由于在 构成各个反相器的PM0S和丽0S中流过与节点N11的电压相对应的电流，因此，
振荡频率根据流过其的电流而变化。也就是说，可以根据节点N11的电压，使 具有频率的信号变化。
接着，将说明上述振荡电路的动作。当在端子1708和端子1709之间施加电 压时，由于在节点N12中发生的电压，电流从恒流电路110向丽0S1706流过。而 且，在PMOS1705中也流过与NMOS1706相同的电流，从而在N11中发生对应于电 流的电压。这样，与产生电压的节点N11相连接的电压控制振荡电路111输出信 号，该信号具有与在节点N11中发生的电压相对应的频率。
此外，即使增加端子1708与端子1709之间的电压，由于在恒流电路110中 流过恒定电流，因此画0S1706的栅源之间的电压也不改变。即使丽OS1706的栅 源之间的电压为恒定，流过醒OS1706的电流根据丽OS1706的漏源之间的电压而 变化。这样，当NM0S1706的电流变化时，流过PM0S1705的电流变化，因此在节 点N11中发生的电压变化。
另外，当端子1708与端子1709之间的电压为恒定时，电压控制振荡电路lll 输出信号，该信号具有与端子1708和节点N11之间的电压相对应的频率。在端 子1708和节点N11之间的电压从V5变化到比V5更大的V6的情况下(V5〈V6)，当使 对应于V5的频率为F5，而使对应于V6的频率为F6时，F6大于F5 (F5〈F6)。另一 方面，当端子1708和节点N11之间的电压为恒定时，电压控制振荡电路lll输出 信号，该信号具有与端子1708和端子1709之间的电压相对应的频率。在端子 1708与端子1709之间的电压从V7变化到比V7更大的V8的情况下(V7〈V8)，当使 对应于V7的频率为F7，而使对应于V8的频率为F8时，F8小于F7(F7〉F8)。
例如，即使端子1708与端子1709之间的电压增高，端子1708与节点N11之 间的电压也同时增高，从而可以使电压控制振荡电路lll的振荡频率保持为恒 定。另一方面，当端子1708与端子1709之间的电压下降时，节点N11的电压也 同时下降，从而可以使电压控制振荡电路lll的振荡频率保持为恒定。
如上所述，即使端子1708与端子1709之间的电压变化，本发明的振荡电路 也可以抑制振荡频率的变化，并且可以输出具有更稳定的频率的信号。
恒流电路110不局限于上述方式，只要具有提供恒定电流的结构，且使 丽0S1706的栅源之间的电压为恒定，即可。
电压控制振荡电路lll不局限于上述方式，只要根据端子1708与节点N1之 间的电压产生具有频率的信号，即可。
实施方式3
在本实施方式中，将参照附图来说明一种半导体器件，其中包括上述实施 方式所示的振荡电路，且能够无线地发送/接收信息。
近年来，组合超小型IC芯片和无线通信用天线的RFID标签等的半导体器件 引人注目。RFID标签可以通过使用无线通信装置(也称为读取写入器)进行通信 信号的授受来进行数据的写入和读出。RFID标签(以下简称为RFID)还被称为 IC(集成电路)标签、IC芯片、RF标签、无线标签、电子标签。
作为RFID等能够无线地发送/接收信息的半导体器件的应用领域，例如可 以举出在流通业中的产品管理。目前，使用条形码等的产品管理还占主流，然 而，由于条形码是通过光学方式读取的，因此在存在屏蔽时无法读取数据。然 而，对于RFID而言，由于其通过无线方式读取数据，因此即使存在屏蔽时也能 够读取数据。因此，可以期待产品管理的高效率、低成本。除了上述以外，已 提出了如在票券、航空客票、自动结帐等上的广泛应用。
用图3所示的方框图来说明采用本发明作为上述RFID的半导体器件的一个 结构。
图3的RFID300，由天线电路301和信号处理电路302构成。信号处理电路 302，由整流电路303、电源电路304、解调电路305、振荡电路306、逻辑电路 307、存储控制电路308、存储电路309、逻辑电路310、放大器311、以及调制 电路312构成。
在RFID300中，由天线电路301接收的通信信号被输入到信号处理电路302 的解调电路305。被接收的信号，即在第一天线电路301和读取写入器之间被发 送/接收的信号的频率为125kHz、 13. 56MHz、 915MHz、 2.45GHz等，都分别按照 ISO标准等设定。当然，在天线电路301和读取写入器之间被发送/接收的信号 的频率并不局限于此，例如，可以使用300GHz至3THz的亚毫米波、30GHz至 300GHz的毫米波、3GHz至30GHz的微波、300MHz至3GHz的极超短波、30MHz至 300MHz的超短波、3MHz至30MHz的短波、300KHz至3MHz的中波、30KHz至300KHz 的长波、以及3KHz至30KHz的超长波中的任何频率。此外，在天线电路301和读 取写入器之间被发送/接收的信号是调制载波而成的信号。载波的调制方式可 以为模拟调制或数字调制，并且也可以为振幅调制、相位调制、频率调制、以 及频谱扩散中的任一种。优选采用振幅调制或频率调制。
在本实施方式中，描述用作通信信号的载波为915MHz的情况。在RFID中， 为了处理信号需要作为基准的时钟信号，在此通过使用实施方式1或实施方式2
所示的振荡电路306来生成时钟信号。从振荡电路306输出的振荡信号作为时钟 信号供给到逻辑电路307。调制了的载波被解调电路305解调。解调了的信号也 传送到逻辑电路307并接受分析。被逻辑电路307分析了的信号传送到存储控制 电路308，该存储控制电路308根据上述信号控制存储电路309，将存储在存储 电路309中的数据取出并传送到逻辑电路310。传送到逻辑电路310的信号被逻 辑电路310编码后被放大器311放大，并且调制电路312根据该信号对载波进行 调制。根据该调制了的载波，读取写入器识别来自RFID的信号。另一方面，加 到整流电路303的载波被整流后输入到电源电路304。将这样所获得的电源电压 从电源电路304供给到解调电路305、振荡电路306、逻辑电路307、存储控制电 路308、存储电路309、逻辑电路310、放大器311、调制电路312等。此外，尽 管不必提供电源电路304，但是这里的电源电路具有使输入电压升压、降压或 正负反转的功能。这样，RFID300进行工作。
此外，对在天线电路301中的天线的形状没有特别的限制。例如，如图4A 所示，也可以采用在衬底上的信号处理电路352的周围，配置一面的天线351的 结构。此外，如图4B所示，也可以采用在衬底上的信号处理电路352的周围， 配置细天线351以使其围绕信号处理电路352的结构。此外，如图4C所示，也可 以采用对衬底上的信号处理电路352具有接收高频电磁波的天线351的形状。此 外，如图4D所示，也可以采用对衬底上的信号处理电路352具有180度无方向性 (能够从所有方向均匀地接收)的天线351的形状。此外，如图4E所示，可以采 用对衬底上的信号处理电路352具有拉伸成棒状的天线351的形状。此外，对在
信号处理电路和天线电路中的与天线的连接没有特别的限制。例如，可以采用 如下方法利用引线键合连接或凸块连接来连接天线351和信号处理电路352; 或者被芯片化了的信号处理电路352的一表面设为电极并贴在天线351上。此 外，也可以使用ACF(anisotropic conductive film:各向异性导电薄膜)来贴 合信号处理电路352和天线351。此外，天线所需要的长度根据用于接收的频率 而不同。例如，在频率为2.45GHz的情况下，当设置半波长偶极天线时，天线 的长度大约为60mm(l/2波长)，当设置单极天线时，天线的长度大约为30mm(1/4 波长)，即可。
另外，既可以采用与信号处理电路352相同的衬底上层叠形成天线351的结 构，又可以采用使用外部天线的结构。当然，也可以采用在信号处理电路352 的上方或下方设置有天线351的结构。
另外，当图3的天线电路301采用图4B的形状时，天线电路301可以如图5A
所示地由天线401和共振电容402构成。在此情况下，将天线401和共振电容402 统称为天线电路403。
另外，整流电路303只要为将由天线电路301接收的载波感应出的交流信号 转换为直流信号的电路，即可。例如，如图5B所示，整流电路407由二极管404、 二极管405和平滑电容406构成，即可。
RFID可获得的电源电压值，根据与读取写入器的距离等容易变化，但通过 采用本发明的振荡电路，即使在电源电压值变化的情况下，也可以抑制因电源 电压值引起的时钟信号的变化，从而可以产生稳定的时钟。因此，可以获得可 靠性高且能够无线地发送/接收信息的半导体器件。
另外，本发明的RFID除了图3所示的结构之外，还可以如图6所示那样具有 电池361。在从整流电路303输出的电源电压不足以使信号处理电路302工作的 情况下，也可以将电源电压从电池361供给到构成信号处理电路302的各个电 路，例如，解调电路305、振荡电路306、逻辑电路307、存储控制电路308、存 储电路309、逻辑电路310、放大器311、调制电路312等。此外，由于其他的模 拟电路产生的噪声或数字电路产生的脉冲噪声的影响，即使在从电池361向振 荡电路306供给电源电压的情况下，也不一定能够将恒定的电源电压供给到振 荡电路306。因此，也在图6所示的RFID360中使用本发明的振荡电路是很有效 的，并且可以提高RFID的可靠性。例如，当从整流电路303输出的电源电压比 使信号处理电路302工作所需要的电源电压足够大的情况下，可以从整流电路 303输出的电源电压之中的剩余电压充电电池361中，来获得存储能量。此外， 也可以除了天线电路301和整流电路303，另外提供天线电路和整流电路，来从 任意发生的电波等获得存储在电池361中的能量。
这里，电池是指通过充电可以恢复连续使用时间的电池。作为电池，优选 使用形成为片状的电池，例如，通过使用凝胶状电解质的锂聚合物电池、锂离 子电池、锂二次电池等，可以实现小型化。当然，只要是可充电的电池，就可 以使用任何电池，既可使用镍氢电池、镍镉电池，又可使用大容量的电容器等。
另外，也可以使用调节器电路来将稳定的电源电压供给到电源电路304。 在此情况下，与上述情况相同，由于其他的模拟电路产生的噪声或数字电路产 生的脉冲噪声的影响，不一定能够将恒定的电源电压供给到振荡电路306。因 此，使用本发明的振荡电路是很有效的，并且可以进一步提高RFID的可靠性。 当然，也可以在图6的RFID所具有的电源电路中应用调节器电路。
此外，本实施方式可以与本说明书中的其他实施方式的记载适当地进行组
实施方式4
在本实施方式中，将参照部分剖视图来说明上述实施方式所示的RFID等半
导体器件的制造方法的一个例子。
首先，如图7A所示，在衬底501的一个表面上夹着绝缘膜502形成剥离层 503，接着，层叠形成用作基底膜的绝缘膜504和半导体膜(例如，包含非晶硅 的膜)505。此外，绝缘膜502、剥离层503、绝缘膜504、以及半导体膜505可以 连续形成。
衬底501是选自玻璃衬底、石英衬底、金属衬底(例如，不锈钢衬底等)、 陶瓷衬底以及Si衬底等的半导体衬底中的衬底。此外，作为塑料衬底，也可以 选择聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、 以及丙烯等的衬底。此外，在本工序中，剥离层503夹着绝缘膜502地设置在衬 底501的整个面上，但是，根据需要，也可以在衬底501的整个面上设置剥离层 后，通过光刻法选择性地设置。
作为绝缘膜502、绝缘膜504，通过CVD法或溅射法等，使用如下绝缘材料 来形成氧化硅、氮化硅、氧氮化硅、氮氧化硅等。例如，当将绝缘膜502、 绝缘膜504成为两层结构时，优选作为第一层绝缘膜形成氮氧化硅膜并且作为 第二层绝缘膜形成氧氮化硅膜。此外，也可以作为第一层绝缘膜形成氮化硅膜 并且作为第二层绝缘膜形成氧化硅膜。绝缘膜502用作防止杂质元素从衬底501 混入到剥离层503或形成在其上的元件的阻挡层，而且绝缘膜504用作防止杂质 元素从衬底501、剥离层503混入到形成在其上的元件的阻挡层。这样，通过形 成作为阻挡层发挥功能的绝缘膜502、 504，可以防止来自衬底501的Na等碱金 属和碱土金属、来自剥离层503中的杂质元素给形成在其上的元件造成不良影 响。此外，在使用石英作为衬底501的情况下，也可以省略绝缘膜502、 504。
作为剥离层503，可以使用金属膜或金属膜和金属氧化膜的叠层结构等。 作为金属膜，可以使用由选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍 (Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、以及铱 (Ir)中的元素或以上述元素为主要成分的合金材料或化合物材料构成的膜的 单层结构或叠层结构而形成。另外，可以通过溅射法或各种CVD法如等离子体 CVD法等而形成上述材料。作为金属膜和金属氧化膜的叠层结构，可以在形成 上述金属膜之后，进行在氧气气氛中或在N20气氛中的等离子体处理、在氧气气
氛中或在N20气氛中的加热处理，以在金属膜的表面上设置该金属膜的氧化物或
氧氮化物。例如，在使用溅射法或CVD法等形成钨膜作为金属膜的情况下，通
过对钨膜进行等离子体处理，可以在钨膜的表面上形成由钨氧化物而成的金属
氧化膜。此外，在此情况下，用WOx表示钨的氧化物。其中X是2至3，存在如下 情况X是2(W0》、X是2.5(WA)、 X是2. 75(W40 )、以及X是3(W03)等。当形成钨 的氧化物时，对如上举出的X的值没有特别的限制，优选根据蚀刻速率等确定 要形成的氧化物。此外，例如，也可以在形成金属膜(例如，钨)之后，通过溅 射法在该金属膜上设置氧化硅(Si02)等的绝缘膜的同时，在金属膜上形成金属 氧化物(例如，在钨上形成钨氧化物)。此外，作为等离子体处理，例如也可以 进行高密度等离子体处理。此外，除了金属氧化膜以外，也可以使用金属氮化 物或金属氧氮化物。在此情况下，在氮气气氛中或在氮气和氧气气氛中对金属 膜进行等离子体处理或加热处理即可。
通过溅射法、LPCVD法、等离子体CVD法等，以25nm至200 nm(优选为30nm 至150 nra)的厚度形成半导体膜505。
接下来，如图7B所示，对半导体膜505照射激光束来进行晶化。此外，也 可以通过将激光束的照射、利用RTA(快速热退火)或退火炉的热结晶法、使用 促进晶化的金属元素的热结晶法组合的方法等进行半导体膜505的晶化。之后， 将获得的半导体膜蚀刻为所希望的形状来形成晶化了的半导体膜505a至505f， 并且覆盖该半导体膜505a至505f地形成栅极绝缘膜506。
作为栅极绝缘膜506，通过CVD法或溅射法等，使用如下绝缘材料来形成 氧化硅、氮化硅、氧氮化硅、氮氧化硅等。例如，当将栅极绝缘膜506作为两 层结构时，优选作为第一层绝缘膜形成氧氮化硅膜并且作为第二层绝缘膜形成 氮氧化硅膜。此外，也可以作为第一层绝缘膜形成氧化硅膜并且作为第二层绝 缘膜形成氮化硅膜。
以下，简单地说明半导体膜505a至505f的制造工序的一个例子。首先，通 过等离子体CVD法形成50nm至60 nm厚的非晶半导体膜。接着，将包含作为促进
晶化的金属元素的镍的溶液保持在非晶半导体膜上，接着，对非晶半导体膜进 行脱氢处理(在50(TC下， 一个小时)和热结晶处理(在55(TC下，四个小时)，来 形成结晶半导体膜。然后，通过照射激光束且使用光刻法，来形成结晶的半导 体膜505a至505f。此外，也可以只通过照射激光束而不进行使用促进晶化的金 属元素的热结晶，来使非晶半导体膜晶化。
作为用来晶化的激光振荡器，可以使用连续振荡激光器(CW激光器)或脉冲
振荡激光器(脉冲激光器)。作为此处可采用的激光束，可以采用从如下激光器
中的一种或多种振荡的激光束，即气体激光器如Ar激光器、Kr激光器、受激准 分子激光器等；将在单晶的YAG、 YV04、镁橄榄石(Mg2Si04) 、 YA103、 GdV04、或 者多晶(陶瓷)的YAG、 Y203、 YV04、 YA103、 GdV04中添加Nd、 Yb、 Cr、 Ti、 Ho、 Er、 Tm、 Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器；玻璃激 光器；红宝石激光器；变石激光器；Ti:蓝宝石激光器；铜蒸气激光器；以及 金蒸气激光器。通过照射这种激光束的基波以及这些基波的二次谐波到四次谐 波的激光束，可以获得大粒径的晶体。例如，可以使用Nd: YV(V激光器(基波为 1064nm)的二次谐波(532nm)或三次谐波(355nm)。此时，需要大约O. 01MW/cm2 至100MW/cii^(优选为0. lMW/ci^至10MW/cm"的激光功率密度。而且，以大约 10cm/sec至2000cm/sec的扫描速度照射。此外，将在单晶的YAG、 YV04、镁橄榄 石(Mg2SiO》、YA103、 GdV04、或者多晶(陶瓷)的YAG、 Y203、 YV04、 YA103、 GdV04 中添加Nd、 Yb、 Cr、 Ti、 Ho、 Er、 Tm、 Ta之中的一种或多种作为掺杂物而获得 的材料用作介质的激光器、Ar离子激光器、或者Ti:蓝宝石激光器可以进行连 续振荡，也可以通过Q开关动作或模式同步等以lOMHz以上的振荡频率进行脉冲 振荡。当使用10MHz以上的振荡频率来使激光束振荡时，在半导体膜由激光束 熔化之后并在凝固之前，对半导体膜照射下一个脉冲。因此，由于不同于使用 振荡频率低的脉冲激光的情况，可以在半导体膜中连续地移动固液界面，所以 可以获得沿扫描方向连续生长的晶粒。
也可以通过对半导体膜505a至505f进行高密度等离子体处理来使其表面 氧化或氮化，以形成栅极绝缘膜506。例如，通过引入了稀有气体如He、 Ar、 Kr、 &等与氧气、氧化氮(N02)、氨气、氮气或氢气等的混合气体的等离子体处 理，形成栅极绝缘膜506。在此情况下，通过引入微波激发等离子体，可以产 生低电子温度且高密度的等离子体。可以通过使用由该高密度等离子体产生的 氧自由基(有可能含有OH自由基)或氮自由基(有可能含有NH自由基)，使半导体 膜的表面氧化或氮化。
通过上述使用了高密度等离子体的处理，厚度为lnm至20nm，典型地为5nm 至10nra的绝缘膜形成在半导体膜上。由于在此情况下的反应为固相反应，因此 可以使该绝缘膜和半导体膜之间的界面能级密度极低。由于上述高密度等离子 体处理直接使半导体膜(晶体硅或多晶硅)氧化(或氮化)，因此在理想上可以使 被形成的绝缘膜的厚度的不均匀性极小。再者，由于即使在晶体硅的晶粒界面 也不会进行强烈的氧化，因此成为非常优选的状态。换句话说，通过在此所示
的高密度等离子体处理使半导体膜的表面固相氧化，可以形成具有良好的均匀 性且界面能级密度较低的绝缘膜而不会在晶粒界面中引起异常的氧化反应。
作为栅极绝缘膜506，既可仅使用通过高密度等离子体处理形成的绝缘膜，
此外，又可通过利用了等离子体或热反应的CVD法将氧化硅、氧氮化硅或氮化
硅等的绝缘膜堆积以层叠在上述绝缘膜上。在任何情况下，在栅极绝缘膜的一 部分或全部具有通过高密度等离子体来形成的绝缘膜的晶体管，可以减少特性差异。
此外， 一边对半导体膜照射连续振荡激光束或者以10MHz以上的频率振荡 的激光束、 一边在一个方向上扫描而使该半导体膜晶化而获得的半导体膜505a 至505f，具有其晶体沿该激光束的扫描方向成长的特征。通过使该扫描方向与 沟道长度方向(形成沟道形成区域时载流子流动的方向)一致地配置晶体管，并 且组合上述栅极绝缘膜，可以获得特性差异小且电场效应迁移率高的薄膜晶体 管(TFT: Thin Film Transistor) 。■
接着，在栅极绝缘膜506上层叠形成第一导电膜和第二导电膜。在此，通 过CVD法或溅射法等以20nm至100nra的厚度来形成第一导电膜。第二导电膜以 100nra至400nm的厚度而形成。作为第一导电膜和第二导电膜，采用选自钽(Ta)、 钩(W)、钛(Ti)、钼(Mo)、铝(A1)、铜(Cu)、铬(Cr)和铌(Nb)等中的元素或以 这些元素为主要成分的合金材料或化合物材料而形成。或者，采用掺杂了磷等 杂质元素的以多晶硅为代表的半导体材料而形成第一导电膜和第二导电膜。作 为第一导电膜和第二导电膜的组合实例，可以举出氮化钽膜和钨膜、氮化钨膜 和鸨膜、或者氮化钼膜和钼膜等。由于钨和氮化钽具有高耐热性，因此在形成 第一导电膜和第二导电膜之后，可以进行用于热激活的加热处理。此外，在不 是两层结构而是三层结构的情况下，优选采用钼膜、铝膜和钼膜的叠层结构。
接着，利用光刻法形成由抗蚀剂构成的掩模，并且进行蚀刻处理，以形成 栅电极和栅极线，从而在半导体膜505a至505f的上方形成栅电极507。在此， 示出了采用第一导电膜507a和第二导电膜507b的叠层结构形成栅电极507的例 子。
接着，如图7C所示，使用栅电极507作为掩模，通过离子掺杂法或离子注 入法对半导体膜505a至505f以低浓度添加赋予n型的杂质元素。然后，通过光 刻法选择性地形成由抗蚀剂构成的掩模，以高浓度添加赋予p型的杂质元素。 作为显示n型的杂质元素，可以使用磷(P)、砷(As)等。作为显示p型的杂质元 素，可以使用硼(B)、铝(A1)、镓(Ga)等。在此，使用磷(P)作为赋予n型的杂
质元素，以lxl0'5/cr^至lxl(y7cm3的浓度选择性地引入到半导体膜505a至505f， 以形成显示n型的杂质区域508。此外，使用硼(B)作为赋予p型的杂质元素，以 lxl0'7cm3至lxl027cm3的浓度选择性地引入到半导体膜505c、 505e，以形成显 示P型的杂质区域509。
接着，覆盖栅极绝缘膜506和栅电极507地形成绝缘膜。通过等离子体CVD 法或溅射法等以单层或叠层方式形成含有无机材料如硅、硅的氧化物或硅的氮 化物的膜、或者含有有机材料如有机树脂等的膜，来形成绝缘膜。接着，通过 以垂直方向为主体的各向异性蚀刻法选择性地蚀刻绝缘膜，从而形成与栅电极 507的侧面接触的绝缘膜510(也称为侧壁)。绝缘膜510用作当形成LDD(轻掺杂 漏)区域时的掺杂用掩模。
接着，使用通过光刻法形成的、由抗蚀剂构成的掩模和栅电极507及绝缘 膜510作为掩模，对半导体膜505a、 505b、 505d、 505f以高浓度添加赋予n型的 杂质元素，以形成显示n型的杂质区域511。在此，使用磷(P)作为赋予n型的杂 质元素，以lxl0'7cm3至lxl027cin3的浓度选择性地引入到半导体膜505a、 505b、 505d、 505f，以形成显示比杂质区域508更高浓度的n型的杂质区域511。
通过以上工序，如图7D所示，形成n沟道型薄膜晶体管500a、 500b、 500d、 500f和p沟道型薄膜晶体管500c、 500e。这些薄膜晶体管500a至500f是构成本 发明的RFID等半导体器件的薄膜晶体管。当然，这样形成的薄膜晶体管也可以 用作构成本发明的振荡电路的薄膜晶体管。
在n沟道型薄膜晶体管500a中，沟道形成区域被形成在与栅电极507重叠的 半导体膜505a的区域中，形成源区或漏区的杂质区域511被形成在不与栅电极 507及绝缘膜510重叠的区域中，而且，低浓度杂质区域(LDD区域)被形成在与 绝缘膜510重叠的区域且沟道形成区域和杂质区域511之间。n沟道型薄膜晶体 管500b、 500d、 500f也同样形成有沟道形成区域、低浓度杂质区域、以及杂质 区域511。
在P沟道型薄膜晶体管500c中，沟道形成区域被形成在与栅电极507重叠的 半导体膜505c的区域中，形成源区或漏区的杂质区域509被形成在不与栅电极 507重叠的区域中。此外，p沟道型薄膜晶体管500e也同样形成有沟道形成区域 以及杂质区域509。此外，这里虽然在p沟道型薄膜晶体管500c、 500e没有设置 LDD区域，但是既可采用在p沟道型薄膜晶体管设置LDD区域的结构，又可采用 在n沟道型薄膜晶体管不设置LDD区域的结构。
接下来，如图8A所示，以单层或叠层方式形成绝缘膜以覆盖半导体膜505a
至505f、栅电极507等，并且在该绝缘膜上形成导电膜513，以使该导电膜513 与形成薄膜晶体管500a至500f的源区或漏区的杂质区域509、 511电连接。绝缘 膜通过CVD法、溅射法、SOG法、液滴喷出法、丝网印刷法等使用无机材料如硅 的氧化物或硅的氮化物等、有机材料如聚酰亚胺、聚酰胺、苯并环丁烯树脂、 丙烯、环氧等、或者硅氧垸材料等，以单层或叠层方式形成。在此，以双层方 式设置所述绝缘膜，分别使用氮氧化硅膜和氧氮化硅膜作为第一层绝缘膜512a 和第二层绝缘膜512b。此外，导电膜513形成薄膜晶体管500a至500f的源电极 或漏电极。
在形成绝缘膜512a、 512b之前，或者在形成绝缘膜512a、 512b中的一个或 多个薄膜之后，优选进行用于恢复半导体膜的结晶性、使添加在半导体膜中的 杂质元素活性化、或者使半导体膜氢化的加热处理。作为加热处理，优选适用 热退火法、激光退火法、或者RTA法等。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 中的元素、或者以这些元素为主要成分的合金材料或化合物材料以单层或叠层 的方式形成导电膜513。以铝为主要成分的合金材料例如相当于以铝为主要成 分且含有镍的材料、或者以铝为主要成分且含有碳和硅中的一方或双方与镍的 合金材料。作为导电膜513，例如优选使用由阻挡膜、铝硅(A1-Si)膜和阻挡膜 组成的叠层结构、或者由阻挡膜、铝硅(A1-Si)膜、氮化钛膜和阻挡膜组成的 叠层结构。此外，阻挡膜相当于由钛、钛的氮化物、钼或钼的氮化物组成的薄 膜。因为铝及铝硅具有低电阻值并且其价格也低廉，所以作为用于形成导电膜 513的材料最合适。此外，当设置上层和下层的阻挡层时，可以防止铝或铝硅 的小丘的产生。此外，当形成由高还原性的元素即钛构成的阻挡膜时，即使产 生结晶半导体膜上的较薄的自然氧化膜，也可以还原该自然氧化膜来获得与半 导体膜之间的良好接触。
接着，覆盖导电膜513地形成绝缘膜514，并且在该绝缘膜514上形成与形 成薄膜晶体管的源电极或漏电极的导电膜513电连接的导电膜515。在图8中示 出了与形成薄膜晶体管500a的源电极或漏电极的导电膜513电连接的导电膜 515。可以使用在形成上述导电膜513时所示的任何材料来形成导电膜515。
接着，如图8B所示，与导电膜515电连接地形成用作天线的导电膜516。
通过CVD法或溅射法等使用由如下材料构成的单层结构或叠层结构来形成 绝缘膜514:具有氧或氮的绝缘膜如氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧
化硅膜等；包含碳的膜如DLC(类金刚石碳)膜等；有机材料如环氧、聚酰亚胺、 聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等；或者硅氧烷材料如硅氧垸树脂等。
此外，硅氧垸材料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si) 和氧(o)的键构成。作为取代基，使用至少包含氢的有机基(例如烷基、芳烃)。
作为取代基，也可以使用氟基。此外，作为取代基，还可以使用至少包含氢的 有机基和氟基。
通过CVD法、溅射法、印刷法如丝网印刷或凹版印刷等、液滴喷出法、分 配器法、镀敷法等，使用导电材料来形成导电膜516。导电材料由选自铝(A1)、 钛(Ti)、银(Ag)、铜(Cu)、金(Au)、钼(Pt)、镍(Ni)、钯(Pd)、钽(Ta)或钼(Mo) 中的元素、以上述元素为主要成分的合金材料或者化合物材料的单层结构或叠 层结构来形成。
例如，在通过丝网印刷法形成用作天线的导电膜516的情况下，可以通过 选择性地印刷导电膏来设置该导电膜，该导电膏将粒径为几nm至几十!xm的导 电物粒子溶解或分散于有机树脂中。作为导电物粒子，可以使用银(Ag)、金 (Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)等中的一 种或多种的金属粒子、卤化银的微粒或者具有分散性的纳米粒子。此外，作为 包含在导电膏中的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分 散剂、以及涂敷剂的有机树脂的一种或多种。典型地，可以举出环氧树脂、硅 酮树脂等的有机树脂。此外，当形成导电膜时，优选在挤出导电膏之后进行焙 烧。例如，在使用以银为主要成分的微粒(例如粒径为lnm以上至100nm以下)作 为导电膏材料的情况下，可以通过在15(TC至30(TC的温度下焙烧导电膏材料且 使其硬化而获得导电膜。另外，也可以使用以焊料或无铅焊料为主要成分的微 粒，在此情况下，优选使用粒径为20pm以下的微粒。焊料或无铅焊料具有成 本低的优点。
接着，如图8C所示，在覆盖导电膜516地形成绝缘膜517之后，将包括薄膜 晶体管500a至500f、导电膜516等的层(下面，记为"元件形成层518")，从衬 底501剥离。这里，可以通过在照射激光束(例如UV光)以在避开薄膜晶体管500a 至500f的区域中形成开口部之后，利用物理力量将元件形成层518从衬底501剥 离。此外，也可以在将元件形成层518从衬底501剥离之前，将蚀刻剂引入到形 成了的开口部中来选择性地除去剥离层503。作为蚀刻剂，使用含氟化卤素或 卤间化合物的气体或液体。例如，使用三氟化氯(C1F3)作为含氟化卤素的气体。 于是，元件形成层518处于从衬底501被剥离的状态。此外，剥离层503可以被
部分地留下，而不被完全除去。通过以上方式，可以减少蚀刻剂的消耗且縮短
为除去剥离层花费的处理时间。另外，在除去剥离层503之后也可以在衬底501 上保持着元件形成层518。此外，可以通过再次利用元件形成层518被剥离了的 衬底501，以縮减成本。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设 置绝缘膜517:具有氧或氮的绝缘膜如氧化硅膜、氮化硅膜、氧氮化硅膜、氮 氧化硅膜等；包含碳的膜如DLC(类金刚石碳)膜等；有机材料如环氧、聚酰亚 胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等；或者硅氧烷材料如硅氧烷树脂等。
在本实施方式中，如图9A所示，在通过激光束的照射来将开口部形成在元 件形成层518中之后，将第一薄板材料519贴合到该元件形成层518的一方表面 (绝缘膜517露出了的表面)上。然后，从衬底501剥离元件形成层518。
接着，如图9B所示，在将第二薄板材料520贴合到元件形成层518的另一方 表面(因剥离而露出了的表面)上之后，通过进行加热处理、加压处理的一方或 双方来贴合第二薄板材料520。可以使用热熔薄膜等作为第一薄板材料519、第 二薄板材料520。
此外，作为第一薄板材料519、第二薄板材料520，也可以使用施加了用于 防止产生静电等的抗静电处理的薄膜(以下记为抗静电薄膜)。作为抗静电薄 膜，可以举出将抗静电材料分散在树脂中的薄膜、以及贴有抗静电材料的薄膜 等。设置有抗静电材料的薄膜既可以是一个面设置有抗静电材料的薄膜，又可 以是两个面都设置有抗静电材料的薄膜。再者，作为在其一个面上设置有抗静 电材料的薄膜，既可以使设置有抗静电材料的面成为薄膜的内侧地将该薄膜与 层贴在一起，又可以使设置有抗静电材料的面成为薄膜的外侧地将该薄膜与层 贴在一起。此外，抗静电材料设置在薄膜的整个面或部分面上，即可。作为这 里的抗静电材料，可以使用金属、铟和锡的氧化物(ITO)、以及界面活性剂例 如两性界面活性剂、阳离子界面活性剂、非离子型界面活性剂等。另外，作为 抗静电材料，还可以使用包含在其侧链上具有羧基和季铵碱的交联共聚物高分 子的树脂材料等。可以通过将这些材料贴附到薄膜上、将这些材料混合在薄膜 中、将这些材料涂敷在薄膜上而获得抗静电薄膜。通过使用抗静电薄膜来封止， 当作为产品来使用时，可以抑制外部静电等给半导体元件带来的负面影响。
通过上述工序，可以制造本发明的半导体器件。此外，尽管在本实施方式 中，说明了在与薄膜晶体管同一衬底上形成天线的示例，但是本发明不局限于 该结构。也可以通过使用包含导电粒子的树脂将形成有具有薄膜晶体管的层的 第一衬底与形成有用作天线的导电层的第二衬底互相贴合，以使薄膜晶体管和
天线电连接。
以上示出了在衬底上形成薄膜晶体管等的元件后，进行剥离的工序，但也 可以不进行剥离而将其直接成为产品。另外，通过在玻璃衬底上形成薄膜晶体 管等的元件之后，从与提供有元件的表面相反一侧对该玻璃衬底进行研磨，可 以实现半导体器件的薄膜化和小型化。
另外，本实施方式可以与本说明书中的其他实施方式的记载适当地进行组
实施方式5
在本实施方式中，将说明与上述实施方式不同的本发明的振荡电路或半导 体器件所具有的晶体管的制造方法。本发明的振荡电路或半导体器件所具有的
晶体管可以由上述实施方式所说明的绝缘衬底上的薄膜晶体管而构成，还可以
由使用单晶衬底的MOS晶体管而构成。
在本实施方式中，将参照图10至图12所示的部分剖视图来说明本发明的振 荡电路或半导体器件所具有的晶体管的制造方法的一个实例。
首先，如图10A所示，在半导体衬底900上形成分离元件的区域902、 903(下 面，也记为区域902、 903)。设置在半导体衬底900的区域902、 903分别被绝缘 膜901(也称为场氧化膜)分开。此外，这里示出一种例子，即，使用具有n型的 导电型的单晶Si衬底作为半导体衬底900，并且将p阱904设置在半导体衬底900 的区域903中。
此外，衬底900只要是半导体衬底，就没有特别的限制。例如，可以使用 如下衬底具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs衬 底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底、ZnSe衬底等)；通过采用贴合 法或SIMOX(注入氧隔离)法来形成的SOI(绝缘硅)衬底等。
元件分离区域902、 903可以适当地采用选择氧化法(L0C0S(硅局部氧化)法) 或深沟分离法等。
此外，可以通过将具有p型的导电型的杂质元素选择性地引入到半导体衬 底900，将p阱形成在半导体衬底900的区域903中。作为显示p型的杂质元素， 可以使用硼(B)、铝(A1)、镓(Ga)等。
此外，由于在本实施方式中，使用具有n型的导电型的半导体衬底作为半
导体衬底900，因此对区域902中不进行杂质元素的引入。但是也可以通过引入 显示n型的杂质元素来将n阱形成在区域902中。可以使用磷(P)或砷(As)等作为 显示n型杂质元素。另一方面，在使用具有P型的导电型的半导体衬底的情况下， 可以采用如下结构，即将显示n型的杂质元素引入到区域902中来形成n阱，并 且对区域903不进行杂质元素的引入。
接着，覆盖区域902、 903地分别形成绝缘膜905、 906(参照图10B)。 例如，通过进行热处理来使设置在半导体衬底900上的区域902、 903的表 面氧化，可以使用氧化硅膜形成绝缘膜905、 906。此外，在采用热氧化法形成 氧化硅膜之后，也可以通过进行氮化处理来使氧化硅膜的表面氮化，采用氧化 硅膜和包含氧和氮的膜(氧氮化硅膜)的叠层结构来形成绝缘膜905、 906。
另外，也可以采用等离子体处理来形成绝缘膜905、 906。例如，可以通过 对设置在半导体衬底900上的区域902、 903的表面进行采用高密度等离子体处 理的氧化处理或氮化处理，形成氧化硅膜或氮化硅膜作为绝缘膜905、 906。此 外，也可以在通过高密度等离子体处理对区域902、 903的表面进行氧化处理之 后，通过再次的高密度等离子体处理进行氮化处理。在这种情况下，接触区域 902、 903的表面地形成氧化硅膜，并且在该氧化硅膜上形成氧氮化硅膜。从而， 绝缘膜905、 906为层叠有氧化硅膜和氧氮化硅膜的膜。此外，可以在通过热氧 化法将氧化硅膜形成在区域902、 903的表面上之后，通过高密度等离子体处理 进行氧化处理或氮化处理。
此外，绝缘膜905、 906在后面完成的晶体管中起到栅极绝缘膜的作用。 接下来，覆盖形成在区域902、 903的上方的绝缘膜905、 906地形成导电膜 (参照图10C)。这里，示出按顺序层叠形成导电膜907和908作为导电膜的例子。
当然，导电膜可以采用单层或三层以上的叠层结构来形成。
可以采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(A1)、铜(Cu)、铬(Cr)、 铌(Nb)等中的元素或者以上述元素为主要成分的合金材料或化合物材料来形 成导电膜907、 908。此外，也可以使用使上述元素氮化的金属氮化膜来形成。 另外，还可以使用以掺杂了磷等的杂质元素的多晶硅为代表的半导体材料来形 成。
这里，使用氮化钽形成导电膜907且在其上使用钨形成导电膜908，来设置 叠层结构的导电膜。另外，可以使用选自氮化钨、氮化钼或氮化钛的单层或叠 层膜作为导电膜907，而可以使用选自钽、钼、钛的单层或叠层膜作为导电膜 908。
接着，通过对层叠而设置了的导电膜907、 908选择性地进行蚀刻来除去， 将导电膜907、 908留在区域902、 903上方的一部分，从而如图11A所示，分别 形成栅电极909、 910。
接着，选择性地形成抗蚀剂掩模911以覆盖区域902，并且通过使用该抗蚀 剂掩模911、栅电极910作为掩模来将杂质元素引入到区域903中，形成杂质区 域(参照图11B)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元 素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使用硼(B)、铝 (Al)、镓(Ga)等作为显示p型的杂质元素。这里使用磷(P)作为杂质元素。
如图11B所示，通过引入杂质元素，在区域903中形成构成源区或漏区的杂 质区域912和沟道形成区域913。
接着，选择性地形成抗蚀剂掩模914以覆盖区域903，并且通过使用该抗蚀 剂掩模914、栅电极909作为掩模来将杂质元素引入到区域902中，形成杂质区 域(参照图11C)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元 素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使用硼(B)、铝 (Al)、镓(Ga)等作为显示p型的杂质元素。这里，引入具有与在图11B中引入到 区域903中的杂质元素不同的导电型的杂质元素(例如，硼(B))。其结果，在区 域902中形成构成源区或漏区的杂质区域915和沟道形成区域916。
接着，覆盖绝缘膜905、 906、栅电极909、 910地形成第二绝缘膜917，并 且在该第二绝缘膜917上形成与形成在区域902、 903中的杂质区域912、 915电 连接的布线918(参照图12)。
可以使用CVD法或溅射法等，并使用由如下材料构成的单层或叠层结构， 来设置第二绝缘膜917:具有氧或氮的绝缘膜如氧化硅膜、氮化硅膜、氧氮化 硅膜、氮氧化硅膜等；包含碳的膜如DLC(类金刚石碳)膜等；有机材料如环氧、 聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等；或者硅氧垸材料如硅 氧烷树脂等。此外，硅氧垸材料相当于包含Si-O-Si键的材料。硅氧烷的骨架 结构由硅(Si)和氧(O)的键而构成。作为取代基，使用至少包含氢的有机基(例 如烷基、芳烃)。作为取代基，也可以使用氟基。此外，作为取代基，也可以 使用至少包含氢的有机基和氟基。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 中的元素、或者以上述元素为主要成分的合金材料或化合物材料的单层或叠 层，来形成布线918。以铝作为主要成分的合金材料相当于，例如以铝作为主
要成分且还含有镍的材料，或者以铝作为主要成分且还含有碳和硅的一方或双
方以及镍的合金材料。作为布线918，例如优选使用由阻挡膜、铝硅(A1-Si)膜 和阻挡膜组成的叠层结构，或者由阻挡膜、铝硅(A1-Si)膜、氮化钛膜和阻挡 膜组成的叠层结构。此外，阻挡膜相当于由钛、钛的氮化物、钼或者钼的氮化 物组成的薄膜。因为铝和铝硅具有低电阻值并且其价格也低廉，所以作为用于 形成布线918的材料最合适。此外，当设置上层和下层的阻挡层时，可以防止 铝或铝硅的小丘的产生。另外，当形成由高还原性的元素的钛构成的阻挡膜时， 即使在结晶半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原， 并获得与结晶半导体膜的良好接触。
如上所述，可以通过使用单晶衬底制造MOS晶体管。此外，晶体管的结构 不局限于上述结构。例如，也可以采用反交错结构、鳍式FET结构等。当釆用 鳍式FET结构时，可以抑制晶体管尺寸的微细化所引起的短沟道效应。
此外，本实施方式可以与本说明书中的其他实施方式的记载适当地进行组
实施方式6
在本实施方式中，将说明与上述实施方式不同的本发明的振荡电路或半导 体器件所具有的晶体管的制造方法。本发明的振荡电路或半导体器件中的晶体 管也可以由采用与上述实施方式所说明的使用单晶衬底的MOS晶体管不同的制 造方法来提供的MOS晶体管而构成。
在本实施方式中，将参照图13至图16所示的部分剖视图来说明本发明的振 荡电路或半导体器件所具有的晶体管的制造方法的一个实例。
首先，如图13A所示，在衬底1200上形成绝缘膜。这里，使用具有n型的导 电型的单晶Si作为衬底1200，并且在该衬底1200上形成绝缘膜1201和绝缘膜 1202。例如，通过对衬底1200进行热处理来形成氧化硅作为绝缘膜1201，并且 在该绝缘膜1201上利用CVD法来形成氮化硅膜。
此外，衬底1200只要是半导体衬底，就没有特别的限制。例如，可以使用 如下衬底具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs衬 底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底、ZnSe衬底等)；通过采用贴合 法或SIMOX(注入氧隔离)法来形成的SOI(绝缘硅)衬底等。
此外，可以在形成绝缘膜1201之后采用高密度等离子体处理来使该绝缘膜 1201氮化，以提供绝缘膜1202。此外，设置在衬底1200上的绝缘膜可以采用单
层或三层以上的叠层结构。
接着，如图13B所示，在绝缘膜1202上选择性地形成抗蚀剂掩模1203的图 案后，通过使用该抗蚀剂掩模1203作为掩模来选择性地进行蚀刻，在衬底1200 中选择性地形成凹部1204。可以通过利用等离子体的干蚀刻对衬底1200、绝缘 膜1201、 1202进行蚀刻。
接着，如图13C所示，在除去抗蚀剂掩模1203的图案之后，填充在衬底1200 中形成了的凹部1204地形成绝缘膜1205。
采用CVD法或溅射法等并使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等的 绝缘材料来形成绝缘膜1205。这里，通过常压CVD法或减压CVD法，使用TEOS(正 硅酸乙酯)气体来形成氧化硅膜作为绝缘膜1205。
接着，如图14A所示，通过磨削处理、抛光处理或CMP(化学机械抛光)处理， 使衬底1200的表面露出。这里，通过使衬底1200的表面露出，形成在衬底1200 的凹部1204中的绝缘膜1206之间提供区域1207、 1208。此外，绝缘膜1206是通 过采用磨削处理、抛光处理或CMP处理除去形成在衬底1200的表面上的绝缘膜 1205而获得的绝缘膜。接下来，通过选择性地引入具有p型的导电型的杂质元 素，在区域1208中形成p阱1209。
可以使用硼(B)、铝(A1)、镓(Ga)等作为显示p型的杂质元素。这里，作为 杂质元素，将硼(B)引入到区域1208中。
此外，在本实施方式中，由于使用具有n型的导电型的半导体衬底作为衬 底1200，所以对区域1207不进行杂质元素的引入。但是，可以通过引入显示n 型的杂质元素来将n阱形成在区域1207中。作为显示n型的杂质元素，可以使用 磷(P)、砷(As)等。
另一方面，在使用具有P型的导电型的半导体衬底的情况下，也可以采用 如下结构对区域1207引入显示n型的杂质元素来形成n阱，而不将杂质元素引 入到区域1208中。
接着，如图14B所示，在衬底1200的区域1207、 1208的表面上分别形成绝 缘膜1210、 1211。
例如，通过进行热处理来使设置在衬底1200中的区域1207、 1208的表面氧 化，可以使用氧化硅膜形成绝缘膜1210、 1211。此外，在采用热氧化法形成氧 化硅膜之后，也可以通过采用氮化处理使氧化硅膜的表面氮化，以氧化硅膜和 具有氧及氮的膜(氧氮化硅膜)的叠层结构来形成绝缘膜1210、 1211。
另外，如上述那样，也可以采用等离子体处理形成绝缘膜1210、 1211。例
如，可以通过采用高密度等离子体处理对使设置在衬底1200中的区域1207、 1208的表面进行氧化处理或氮化处理，使用氧化硅(SiOx)膜或氮化硅(SiNx)膜 来形成绝缘膜1210、 1211。此外，也可以在采用高密度等离子体处理对区域 1207、 1208的表面进行氧化处理之后，通过再次的高密度等离子体处理来进行 氮化处理。在此情况下，接触区域1207、 1208的表面地形成氧化硅膜，并且该 氧化硅膜上形成氧氮化硅膜，从而绝缘膜1210、 1211成为层叠了氧化硅膜和氧 氮化硅膜的膜。此外，也可以在通过热氧化法在区域1207、 1208的表面上形成 氧化硅膜之后，通过高密度等离子体处理进行氧化处理或氮化处理。
此外，形成在衬底1200的区域1207、 1208中的绝缘膜1210、 1211起到后面
完成的晶体管中的栅绝缘膜的作用。
接着，如图14C所示，覆盖形成在设置在衬底1200的区域1207、 1208中的 上方的绝缘膜1210、 1211地形成导电膜。这里，示出按顺序层叠形成导电膜1212 和导电膜1213作为导电膜的例子。当然，也可以采用单层或三层以上的叠层结 构来形成导电膜。
可以采用选自钽(Ta)、鸽(W)、钛(Ti)、钼(Mo)、铝(A1)、铜(Cu)、铬(Cr)、 铌(Nb)等中的元素、或者以上述元素为主要成分的合金材料或化合物材料来形 成导电膜1212、 1213。此外，也可以采用使上述元素氮化了的金属氮化膜来形 成。另外，还可以采用以掺杂了磷等的杂质元素的多晶硅为典型的半导体材料 来形成。
这里，使用氮化钽形成导电膜1212且其上使用钨形成导电膜1213来提供叠 层结构的导电膜。另外，可以使用选自氮化钽、氮化钨、氮化钼或氮化钛的单 层或叠层膜作为导电膜1212，而可以使用选自钨、钽、钼、钛的单层或叠层膜 作为导电膜1213。
接着，如图15A所示，通过对层叠而提供了的导电膜1212、 1213选择性地 进行蚀刻来除去，将导电膜1212、 1213留在衬底1200的区域1207、 1208上方的 一部分，并且形成分别起到栅电极的作用的导电膜1214、 1215。此外，这里使 在衬底1200上的不重叠于导电膜1214、 1215的区域1207、 1208的表面露出。
具体而言，在衬底1200的区域1207中，选择性地除去形成在导电膜1214下 方的绝缘膜1210的不重叠于该导电膜1214的部分，以形成为导电膜1214和绝缘 膜1210的端部大致一致。此外，在区域1208中，选择性地除去形成在导电膜1215 下方的绝缘膜1211的不重叠于该导电膜1215的部分，以形成为导电膜1215和绝 缘膜1211的端部大致一致。
在此情况下，既可以在形成导电膜1214、 1215的同时除去不重叠的部分的 绝缘膜等，又可以在形成导电膜1214、 1215之后，将留下了的抗蚀剂掩模或该 导电膜1214、 1215用作掩模，来除去不重叠的部分的绝缘膜等。
接着，如图15B所示，将杂质元素选择性地引入到衬底1200的区域1207、 1208中。这里，将导电膜1215用作掩模对区域1208中选择性地引入低浓度的赋 予n型的杂质元素，来形成杂质区域1217。另一方面，将导电膜1214用作掩模 对区域1207中选择性地引入低浓度的赋予p型的杂质元素，来形成杂质区域 1216。作为赋予n型的杂质元素，可以使用磷(P)、砷(As)等。作为赋予p型的 杂质元素，可以使用硼(B)、铝(A1)、镓(Ga)等。
接着，形成与导电膜1214、 1215的侧面接触的侧壁1218。具体而言，通过 等离子体CVD法或溅射法等，使用包含无机材料如硅、硅的氧化物、或硅的氮 化物等，或者包含有机材料如有机树脂等的膜的单层或叠层来形成侧壁1218。 而且，通过以垂直方向为主体的各向异性蚀刻来对该绝缘膜选择性地进行蚀 刻，从而可以与导电膜1214、 1215的侧面接触地形成该绝缘膜。该侧壁1218被 用作在形成LDD(轻掺杂漏)区域时的掺杂用掩模。此外，这里侧壁1218形成为 与形成在导电膜1214、 1215的下方的绝缘膜和浮动栅电极的侧面也接触。
接着，如图15C所示，通过使用该侧壁1218、导电膜1214、 1215作为掩模 来将杂质元素引入到衬底1200的区域1207、 1208中，形成用作源区或漏区的杂 质区域。这里，使用侧壁1218和导电膜1215作为掩模来将高浓度的赋予n型的 杂质元素引入到衬底1200的区域1208中。而且，使用侧壁1218和导电膜1214作 为掩模来将高浓度的赋予P型的杂质元素引入到区域1207中。
其结果，在衬底1200的区域1207中，形成构成源区或漏区的杂质区域1220、 构成LDD区域的低浓度杂质区域1221、以及沟道形成区域1222。此外，在衬底 1200的区域1208中，形成构成源区或漏区的杂质区域1223、构成LDD区域的低 浓度杂质区域1224、以及沟道形成区域1225。
此外，在本实施方式中，在使不重叠于导电膜1214、 1215的衬底1200的区 域1207、 1208露出了的状态下进行杂质元素的引入。因此，可以分别形成在衬 底1200的区域1207、 1208中的沟道形成区域1222、 1225，与导电膜1214、 1215 以自对准的方式形成。
接着，覆盖设置在衬底1200的区域1207、 1208上的绝缘膜及导电膜等地形 成第二绝缘膜1226，并且该第二绝缘膜1226中形成开口部1227(参照图16A)。
可以使用CVD法或溅射法等，并使用由如下材料构成的单层或叠层结构，
来提供第二绝缘膜1226:具有氧或氮的绝缘膜如氧化硅膜、氮化硅膜、氧氮化 硅膜、氮氧化硅膜等；包含碳的膜如DLC(类金刚石碳)膜等；有机材料如环氧、 聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等；或者硅氧垸材料如硅
氧烷树脂等。此外，硅氧垸材料相当于包含Si-O-Si键的材料。硅氧垸的骨架
结构由硅(Si)和氧(O)的键而构成。作为取代基，使用至少包含氢的有机基(例 如烷基、芳烃)。作为取代基，也可以使用氟基。此外，作为取代基，也可以 使用至少包含氢的有机基和氟基。
接着，使用CVD法来在开口部1227中形成导电膜1228，并且在第二绝缘膜 1226上选择性地形成与导电膜1228电连接的导电膜1229a至1229d(参照图 16B)。
通过CVD法或溅射法等，使用选自铝(Al)、鸽(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 中的元素、以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形 成导电膜1228、 1229a至1229d。以铝作为主要成分的合金材料相当于，例如以 铝作为主要成分且还含有镍的材料，或者以铝作为主要成分且还含有碳和硅的 一方或双方以及镍的合金材料。作为导电膜1228、 1229a至1229d，优选使用例 如由阻挡膜、铝硅(A1-Si)膜和阻挡膜组成的叠层结构，或者由阻挡膜、铝硅 (A1-Si)膜、氮化钛膜和阻挡膜组成的叠层结构。此外，阻挡膜相当于由钛、 钛的氮化物、钼或者钼的氮化物组成的薄膜。因为铝和铝硅具有低电阻值并且 其价格也低廉，所以作为用于形成导电膜1228的材料最合适。此外，当设置上 层和下层的阻挡层时，可以防止铝或铝硅的小丘的产生。此外，当形成由高还 原性的元素的钛构成的阻挡膜时，即使在结晶半导体膜上形成有薄的自然氧化 膜，也可以使该自然氧化膜还原，并获得与结晶半导体膜的良好接触。这里， 导电膜1228可以通过采用CVD法，使鸨(W)选择性地生长来形成。
通过上述工序可以获得一种振荡电路或半导体器件，其中具备形成在衬底 1200的区域1207中的p型晶体管和形成在区域1208中的n型晶体管。
此外，晶体管的结构不局限于上述结构。例如，还可以采用反交错结构、 鳍式FET结构等。通过采用鳍式FET结构，可以抑制晶体管尺寸的微细化所引起 的短沟道效应。
此外，本实施方式可以与本说明书中的其他实施方式的记载适当地进行组
合o
实施方式7
在本实施方式中，将说明本发明的RFID等半导体器件的用途。例如，本发
明的半导体器件可以用作所谓的ID标记、ID标签、ID卡，其安装到纸币、硬币、
有价证券类、无记名债券类、证书类(驾照或居住证等)、包装用容器类(包装
纸或瓶子等)、记录媒体(DVD软件或录像带等)、交通工具类(自行车等)、个人 物品(书包或眼镜等)、食品类、植物类、动物类、人体、衣类、生活用品类、 电子设备等的商品、货运标签等的物品中。电子设备指的是液晶显示装置、EL 显示装置、电视装置(也简称为电视机或电视接收机等)、以及便携电话等。RFID 可获得的电源电压值由于与读取写入器的距离等容易变化，但通过采用本发明 的振荡电路，即使在电源电压值变化的情况下，也可以抑制因电源电压值所引 起的时钟信号的变化，从而可以产生稳定的时钟。因此，可以获得可靠性高且 能够无线地发送/接收信息的半导体器件。
在本实施方式中，参照图17说明本发明的应用例子以及带有其的商品的一 个例子。
图17A是包括根据本发明的RFID的半导体器件的完成品的一例状态。在标 记台纸1601(剥离纸)上形成有内置了RFID1602的多个ID标记1603。 ID标记1603 放置在箱子1604内。此外，在ID标记1603上写着与商品或服务有关的信息(产 品名称、品牌、商标、商标所有者、销售者、以及制造商等)，而内置的RFID 带有该产品(或者产品种类)固有的ID号码，从而可以容易知道非法行为如伪 造、商标权、专利权等的知识产权侵犯、不公平竞争等。此外，在RFID内可以 输入有不能写在产品的容器或标记上的许多信息，例如产品的产地、销售地、 质量、原材料、功效、用途、数量、形状、价格、生产方法、使用方法、生产 时期、使用时间、保质期限、处理说明、以及与产品有关的知识产权等，并且 交易人和消费者可以通过简单的读取器来访问这些信息。此外，虽然生产者可 以很容易重写或删除信息，但是交易人或消费者不能重写或删除信息。
图17B示出了内置了具备RFID1612的标记形状的ID标签1611。通过将ID标 签1611安装到产品中，产品管理变得很容易。例如，在产品被盗窃的情况下， 通过追踪产品的路径，可以迅速査清犯罪者。以此方式，通过提供ID标签，可 以使所谓跟踪能力优良的产品流通。
图17C是包括了具备根据本发明的RFID1622的ID卡1621的完成品的一例状 态。上述ID卡1621包括所有种类卡如现金卡、信用卡、预付卡、电子电车票、 电子货币、电话卡、以及会员卡等。
图17D示出了无记名债券1631的完成品的状态。无记名债券1631嵌入有 RFID1632，并且其周围由树脂成形以保护RFID。在此，该树脂中填充有填料。 无记名债券1631可以与本发明的ID标记、ID标签、以及ID卡同样制造。此外， 上述无记名债券包括邮票、车票、票券、入场券、商品券、书券、文具券、啤 酒券、米券、各种赠券、以及各种服务券等，但是不言而喻，并不局限于这些。 此外，通过将本发明的RFID1632设置在纸币、硬币、有价证券类、无记名债券 类、证书类等，可以提供认证功能，并且通过应用该认证功能可以防止伪造。
图17E表示贴有包括根据本发明的RFID1642的ID标记的书籍1643。本发明 的RFID1642被贴合在表面上，或者被埋在内部而固定于物品。如图17E所示， 如果是书，就被埋在纸中，而如果是由有机树脂构成的包装，就被埋在该有机 树脂中，来固定于各物品。因为本发明的RFID1642实现小型、薄型、轻量，所
以固定于物品之后也不损坏其物品本身的设计性。
虽然这里未图示，但是通过将本发明的RFID提供于包装用容器类、记录媒 体、个人物品、食品类、衣类、生活用品类、电子设备等，可以实现产品检査 系统等的系统效率化。通过将RFID设置到交通工具，可以防止对其的伪造或偷 窃。另外，通过将RFID嵌入到例如动物等的活体中，可以容易地识别各个活体。 例如，通过将无线标签嵌入到例如家畜等的活体中，可以容易识别出生年、性 别、或种类等。
如上所述，本发明的RFID，可以提供到任何物品(包括活体)中来使用。 此外，本实施方式可以与本说明书中的其他实施方式的记载适当地进行组合。
本申请基于2006年10月31日向日本专利局提交的日本专利申请号 2006-295314，在此引入其全部内容作为参考。
权利要求
1.一种半导体器件，包括电压控制振荡电路，具有第一电压端子、第二电压端子和输出时钟信号的输出端子；控制电路，电连接在所述第一电压端子和所述第二电压端子之间，且使所述第一电压端子和所述控制电路的控制端子之间的电位差为恒定；第一晶体管，具有与所述电压控制振荡电路的输入端子电连接的第一栅电极；与所述第二电压端子电连接的第一源区；以及与所述第一栅电极电连接的第一漏区；以及第二晶体管，具有与所述控制电路的控制端子电连接的第二栅电极；与所述第一电压端子电连接的第二源区；以及与所述第一漏区电连接的第二漏区。
2. 根据权利要求l所述的半导体器件，其特征在于，还包括电连接在所述第一栅电极和所述第一源区之间的电容器。
3. 根据权利要求l所述的半导体器件，其特征在于， 所述第一晶体管和所述第二晶体管是形成于具有绝缘表面的衬底上的薄膜晶体管。
4. 根据权利要求l所述的半导体器件，其特征在于，还包括 发送和接收信号的天线电路；以及利用所述信号在所述第一电压端子和所述第二电压端子之间生成电源电 压的整流电路。
5. 根据权利要求l所述的半导体器件，其特征在于，还包括接收所述时钟信号和数据信号的逻辑电路； 接收来自所述逻辑电路的数据信号的存储控制电路；以及 受所述存储控制电路控制的存储电路。
6. —种半导体器件，包括电压控制振荡电路，具有输入电压端子、基准电压端子和输出时钟信号的 输出端子；控制电路，电连接在所述输入电压端子和所述基准电压端子之间，且使所 述输入电压端子和所述控制电路的控制端子之间的电位差为恒定； n沟道型晶体管，具有与所述电压控制振荡电路的输入端子电连接的第一栅电极；与所述基准电压端子电连接的第一源区；以及与所述第一栅电极电连接的第一漏区；以及 P沟道型晶体管，具有与所述控制电路的控制端子电连接的第二栅电极； 与所述输入电压端子电连接的第二源区；以及 与所述第一漏区电连接的第二漏区。
7. 根据权利要求6所述的半导体器件，其特征在于，还包括 电连接在所述第一栅电极和所述第一源区之间的电容器。
8. 根据权利要求6所述的半导体器件，其特征在于， 所述n沟道型晶体管和所述p沟道型晶体管是形成于具有绝缘表面的衬底上的薄膜晶体管。
9. 根据权利要求6所述的半导体器件，其特征在于，还包括 发送和接收信号的天线电路；以及利用所述信号在所述输入电压端子和所述基准电压端子之间生成电源电 压的整流电路。
10. 根据权利要求6所述的半导体器件，其特征在于，还包括 接收所述时钟信号和数据信号的逻辑电路； 接收来自所述逻辑电路的数据信号的存储控制电路；以及 受所述存储控制电路控制的存储电路。
11. 一种半导体器件，包括电压控制振荡电路，具有输入电压端子、基准电压端子和输出时钟信号的 输出端子；控制电路，电连接在所述输入电压端子和所述基准电压端子之间，且使所 述基准电压端子和所述控制电路的控制端子之间的电位差为恒定； P沟道型晶体管，具有与所述电压控制振荡电路的输入端子电连接的第一栅电极；与所述输入电压端子电连接的第一源区；以及与所述第一栅电极电连接的第一漏区；以及 n沟道型晶体管，具有与所述控制电路的控制端子电连接的第二栅电极-,与所述基准电压端子电连接的第二源区；以及与所述第一漏区电连接的第二漏区。
12. 根据权利要求ll所述的半导体器件，其特征在于，还包括 电连接在所述第一栅电极和所述第一源区之间的电容器。
13. 根据权利要求ll所述的半导体器件，其特征在于， 所述n沟道型晶体管和所述P沟道型晶体管是形成于具有绝缘表面的衬底上的薄膜晶体管。
14. 根据权利要求ll所述的半导体器件，其特征在于，还包括 发送和接收信号的天线电路；以及利用所述信号在所述输入电压端子和所述基准电压端子之间生成电源电压的整流电路。
15. 根据权利要求ll所述的半导体器件，其特征在于，还包括 接收所述时钟信号和数据信号的逻辑电路； 接收来自所述逻辑电路的数据信号的存储控制电路；以及 受所述存储控制电路控制的存储电路。
16. —种半导体器件，包括电压控制振荡电路，具有输入电压端子、基准电压端子和输出时钟信号的 输出端子；控制电路，包括p沟道型第一控制晶体管，具有与所述控制电路的控制端子电连接的第一栅电极； 与所述输入电压端子电连接的第一源区；以及 与所述控制电路的控制端子电连接的第一漏区； P沟道型第二控制晶体管，具有与所述控制电路的控制端子电连接的第二栅电极； 与所述输入电压端子电连接的第二源区；以及 第二漏区； n沟道型第三控制晶体管，具有与所述第二漏区电连接的第三栅电极； 第三源区；以及与所述控制电路的控制端子电连接的第三漏区； n沟道型第四控制晶体管，具有与所述第三源区电连接的第四栅电极；与所述基准电压端子电连接的第四源区；以及与所述第三栅电极电连接的第四漏区；以及 电连接在所述第四栅电极和所述基准电压端子之间的电阻器； n沟道型第五晶体管，具有 与所述电压控制振荡电路的输入端子电连接的第五栅电极； 与所述基准电压端子电连接的第五源区；以及 与所述第五栅电极电连接的第五漏区；以及 P沟道型第六晶体管，具有与所述控制电路的控制端子电连接的第六栅电极； 与所述输入电压端子电连接的第六源区；以及 与所述第五漏区电连接的第六漏区。
17. 根据权利要求16所述的半导体器件，其特征在于，还包括 电连接在所述第五栅电极和所述第五源区之间的电容器。
18. 根据权利要求16所述的半导体器件，其特征在于，所述P沟道型第一控制晶体管、所述P沟道型第二控制晶体管、所述n沟道 型第三控制晶体管、所述n沟道型第四控制晶体管、所述n沟道型第五晶体管和 所述P沟道型第六晶体管是形成在具有绝缘表面的衬底上的薄膜晶体管。
19. 根据权利要求16所述的半导体器件，其特征在于，还包括 发送和接收信号的天线电路；以及利用所述信号在所述输入电压端子和所述基准电压端子之间生成电源电 压的整流电路。
20. 根据权利要求16所述的半导体器件，其特征在于，还包括 接收所述时钟信号和数据信号的逻辑电路； 接收来自所述逻辑电路的数据信号的存储控制电路；以及 受所述存储控制电路控制的存储电路。
21. —种半导体器件，包括电压控制振荡电路，具有输入电压端子、基准电压端子和输出时钟信号的 输出端子；控制电路，包括n沟道型第一控制晶体管，具有与所述控制电路的控制端子电连接的第一栅电极； 与所述基准电压端子电连接的第一源区；以及 与所述控制电路的控制端子电连接的第一漏区；n沟道型第二控制晶体管，具有与所述控制电路的控制端子电连接的第二栅电极； 与所述基准电压端子电连接的第二源区；以及 第二漏区；P沟道型第三控制晶体管，具有与所述第二漏区电连接的第三栅电极； 第三源区；以及与所述控制电路的控制端子电连接的第三漏区；P沟道型第四控制晶体管，具有与所述第三源区电连接的第四栅电极； 与所述输入电压端子电连接的第四源区；以及 与所述第三栅电极电连接的第四漏区；以及电连接在所述第四栅电极和所述输入电压端子之间的电阻器;p沟道型第五晶体管，具有与所述电压控制振荡电路的输入端子电连接的第五栅电极; 与所述输入电压端子电连接的第五源区；以及 与所述第五栅电极电连接的第五漏区；以及n沟道型第六晶体管，具有与所述控制电路的控制端子电连接的第六栅电极； 与所述基准电压端子电连接的第六源区；以及 与所述第五漏区电连接的第六漏区。
22.根据权利要求21所述的半导体器件，其特征在于，还包括: 电连接在所述第五栅电极和所述第五源区之间的电容器。
23. 根据权利要求21所述的半导体器件，其特征在于， 所述n沟道型第一控制晶体管、所述n沟道型第二控制晶体管、所述p沟道型第三控制晶体管、所述p沟道型第四控制晶体管、所述P沟道型第五晶体管和 所述n沟道型第六晶体管是形成于具有绝缘表面的衬底上的薄膜晶体管。
24. 根据权利要求21所述的半导体器件，其特征在于，还包括 发送和接收信号的天线电路；以及利用所述信号在所述输入电压端子和所述基准电压端子之间生成电源电 压的整流电路。
25. 根据权利要求21所述的半导体器件，其特征在于，还包括 接收所述时钟信号和数据信号的逻辑电路； 接收来自所述逻辑电路的数据信号的存储控制电路；以及 受所述存储控制电路控制的存储电路。
全文摘要
本发明提供一种振荡电路，该振荡电路抑制对电源电压的变化等导致的振荡频率的变化，且输出更稳定的频率。在本发明中，通过振荡电路输出稳定的频率，该振荡电路包括电连接在第一端子和第二端子之间的恒流电路；根据电源电压端子之间的电位差，改变振荡频率的电压控制振荡电路；n沟道型晶体管；通过恒流电路，使栅源之间的电压为恒定的p沟道型晶体管；以及电容，其中，p沟道型晶体管的源电极连接到第一端子，漏电极连接到n沟道型晶体管的漏电极及栅电极，且n沟道型晶体管的源电极连接到第二端子，栅电极通过电容电连接到第二端子。此外，n沟道型晶体管的栅电极相当于电压控制振荡电路的输入电压端子，第一端子和第二端子相当于电压控制振荡电路的电源电压端子。
文档编号H03K3/011GK101174823SQ20071018500
公开日2008年5月7日 申请日期2007年10月30日 优先权日2006年10月31日
发明者松嵜隆德 申请人:株式会社半导体能源研究所