专利名称：振荡电路、dc-dc转换器和半导体器件的制作方法
技术领域：
本发明通常涉及用于振荡电路的频率控制电路。
背景技术：
为了节省电子设备中的功耗，在电源电路中使用高效DC-DC转换器。然而，DC-DC 转换器在接通或关端开关元件时生成大的开关噪声。该噪声不仅以开关频率产生，而且以其谐波(即，开关频率的整数倍的频率)产生。结果，当DC-DC转换器和无线电发送/接收电路集成到相同半导体器件上时，例如DC-DC转换器的开关噪声不利地影响无线电发送/ 接收电路使用的频率。图1示出从日本专利申请公开No. 9-266425 (“专利文献1”)或No. 9_266426( “专利文献2”)已知的传统振荡电路。如图1所示，振荡元件56连接到基准振荡电路55。基准振荡电路55生成具有由振荡元件56确定的特定频率的振荡信号FT。通过分频器57对振荡信号FT进行分频，以便生成输出到相位比较器58的信号CC。相位比较器58比较信号 CC的相位和从分频器64输出的分频后信号DC的相位，生成频率误差信号EPC，该频率误差信号EPC经由低通滤波器59提供到NPN晶体管60的基极。振荡器61包括CR振荡电路，并且输出其频率由电阻器62和电容器63设置的振荡信号Fs0晶体管60与电阻器62并联连接，使得跨越电阻器62的电阻值可以通过晶体管60来改变，因此改变振荡信号Fs的频率。振荡信号Fs提供到分频器64和DC-DC控制电路(未示出)。分频器64以预定划分比划分振荡信号Fs，该预定划分比通过从用于接收无线电广播的调谐器单元(未示出)中的选台微处理器输出的分频控制信号BC设置。例如，假设分频器57通过划分振荡信号FT生成5kHz的信号CC，而分频器64通过将振荡信号Fs除以20输出分频后信号DC。相位比较器58比较信号CC和分频后信号DC， 并且将频率误差信号EPC提供到晶体管60，使得两个信号可以具有相同频率。因此，通过振荡器61生成的振荡信号Fs的频率为100kHz。因为DC-DC控制电路基于该振荡信号Fs切换开关晶体管，所以以IOOkHz及其整数倍谐波生成噪声分量。当操作调谐器单元(未示出)来接收例如999kHz的广播无线电波时，分频器64 的划分比通过分频控制信号BC设为21。然后，将振荡信号FS除以21，使得分频后信号DC 的频率变为大约4. 76kHz。相位比较器58输出频率误差信号EPC以便增加振荡信号Fs的频率，使得分频后信号DC的频率变为5kHz。具体地，振荡信号Fs的频率增加到105kHz，使得可以利用21的划分比获得5kHz的分频后信号DC。因为基于105kHz振荡信号Fs驱动开关晶体管，所以开关噪声具有不同于广播无线电波的接收频带中的频率或中频信号的频率，因此防止接收困难。图2示出从专利文献1或2已知的另一传统振荡电路。如所示的，相位比较器65 提供有由调谐器单元(未示出)生成的预定频率的基准信号CB，并且提供有来自分频器64 的分频后信号DC。相位比较器65比较基准信号CB和分频后信号DC以生成频率误差信号 EFE,该频率误差信号EFE经由低通滤波器59提供到晶体管60。
当分频器64的划分比设为12，并且由调谐器单元接收的广播无线电波的台间频率为9kHz时，9kHz的基准信号CB输入到相位比较器65。因为相位比较器65生成频率误差信号EFE，使得基准信号CB和分频后信号DC可以具有相同频率，所以由振荡器61生成的振荡信号Fs的频率变为108kHz。在该情况下，当接收1080kHz的广播无线电波时，无线电波受到开关噪声的影响，因为接收的无线电波的频率等于开关噪声的谐波分量。因此，分频器64的划分比通过分频控制信号BC变为13。结果，振荡信号Fs的频率变为117kHz，使得开关噪声的谐波分量停留在接收的广播无线电波的接收频带外，因此防止接收困难。图3示出从专利文献1或2已知的另一传统振荡电路。如图3所示，振荡元件67 连接到振荡电路66。振荡电路66生成由振荡元件67确定的特定频率的振荡信号Fu。振荡信号Fu输入分频器68。分频器68划分振荡信号Fu并且输出振荡信号Fs，将该振荡信号Fs提供到DC-DC 控制电路(未示出)用于驱动开关晶体管。分频控制单元69连接到分频器68，该分频控制单元69生成用于以特定时间间隔连续地或不连续地改变分频器68的划分比的分频控制信号BD。因为分频器68的划分比通过分频控制信号BD以特定时间间隔连续地或不连续地改变，所以振荡信号Fs的频率也以预定时间间隔改变。因为作为开关信号的振荡信号Fs 的频率连续地或不连续地改变，所以开关噪声的基频分量和谐波频率分量分散。以此方式， 可以减少特定频率处的每单位时间的噪声量，从而可以将生成的噪声的影响减少到实际可接受的水平。然而，在图1和2所示的示例中，要求特殊控制电路(诸如CPU)用于设置分频器 64的划分比。在图3的示例中，通过在其划分比以预定时间间隔改变的分频器68中通过划分振荡信号Fu而获得的振荡信号Fs来提供开关信号。结果，振荡信号Fs具有离散频率。 此外，振荡信号Fs的频率对于预定时间保持相同。因此，当调谐器单元的频率对应于振荡信号Fs的基频或其谐波频率时，对于预定时间振荡频率受噪声的影响。
发明内容
本发明的一般目的是提供一种新颖的和有用的振荡频率控制电路，其中消除现有技术的上述问题的一个或多个。本发明的更具体目的是提供一种振荡频率控制电路，其能够将开关噪声的影响减少到实际可接受的水平，而不要求特殊控制电路(诸如CPU)，并且与无线电发送/接收电路中使用的频率无关。根据本发明的一个实施例，一种振荡电路包括可变频率振荡电路，配置为生成其频率响应于上信号而增加并响应于下信号而减少的时钟信号，该频率在上限频率和下限频率之间连续地向上和向下；第一延迟电路，配置为通过将从可变频率振荡电路输出的时钟信号延迟第一延迟时间，输出第一延迟时钟信号；第二延迟电路，配置为通过将所述时钟信号延迟长于第一延迟时间的第二延迟时间，输出第二延迟时钟信号；第一检测电路，配置为通过比较所述时钟信号和第一延迟时钟信号，检测所述时钟信号的高电平或低电平的持续时间等于或小于第一延迟时间；第二检测电路，配置为通过比较所述时钟信号和第二延迟时钟信号，检测所述时钟信号的高电平或低电平的持续时间等于或大于第二延迟时间；以
5及上/下控制电路，配置为基于来自第一检测电路的输出信号和来自第二检测电路的输出信号，输出所述上信号和所述下信号。 在通过第一检测电路检测到所述时钟信号的高电平或低电平的持续时间等于或小于第一延迟时间时，上/下控制电路输出下信号到可变频率振荡电路。在通过第二检测电路检测到所述时钟信号的高电平或低电平的持续时间等于或大于第二延迟时间时，上/ 下控制电路输出上信号到可变频率振荡电路。
当结合随后的详细描述考虑时，通过参考附图可以获得本发明的完全理解，附图中图1是传统振荡电路的电路图；图2是第二传统振荡电路的电路图；图3是第三传统振荡电路的电路图；图4是根据本发明实施例的振荡电路的电路图；图5是图示图4的振荡电路的操作的时序图；图6是图示图4的振荡电路的操作的另一时序图；图7是图4的振荡电路中的第一和第二延迟电路的框图；图8是图7的振荡电路中的第一和第二延迟电路中的延迟电路之一的电路图；图9是图示图5的延迟电路的操作的时序图；图10A是根据第一变形的延迟电路的框图；以及图10B是根据第二变形的延迟电路的框图。
具体实施例方式现在参考附图，其中贯穿几个视图相似参考标号指定相同或对应部分，描述本发明的实施例。图4示出根据本发明实施例的振荡电路100的电路图。振荡电路100包括可变频率振荡电路10 ；上/下控制电路20 ；第一检测电路30 ；第二检测电路40 ；第一延迟电路50 ； 以及第二延迟电路60。可变频率振荡电路10包括下输入端DOWN、上输入端UP和时钟输出端CK。下输入端DOWN提供有下信号DOWN，并且上输入端UP提供有上信号UP。当下信号DOWN取高电平时，从时钟输出端CK输出的时钟信号CK的频率降低。当上信号UP取高电平时，在时钟输出端CK的时钟信号CK的频率增加。时钟信号CK输出到DC-DC转换器控制电路(未示出)， 并且用作开关晶体管的开关信号。第一延迟电路50输出第一延迟时钟信号CK1，其是延迟了第一延迟时间的时钟信号CK。第二延迟电路60输出第二延迟时钟信号CK2，其是延迟了长于第一延迟时间的第二延迟时间的时钟信号CK。第一检测电路30包括D型触发器电路，其在数据端D提供有第一延迟时钟信号CK1，并且在时钟端C提供有时钟信号CK。在输出端Q获得第一检测信号 DT1。第二检测电路40包括D型触发器电路41和反相器电路42。D型触发器电路41在数据端D提供有反相的第二延迟时钟信号CK2B，其通过在反相器电路42中将第二延迟时钟信号CK2反相而获得。D型触发器电路41的时钟端C提供有时钟信号CK。从D型触发器电路41的输出端Q输出第二检测信号DT2。上/下控制电路20包括两个RS锁存电路21和22。RS锁存电路21在设置端S 提供有第一检测信号DT1，并且在重置端R提供有第二检测信号DT2。从RS锁存电路21的输出端Q输出下信号DOWN。RS锁存电路22在设置端S提供有第二检测信号DT2，并且在重置端提供有第一检测信号DT1。从RS锁存电路22的输出端Q输出上信号UP。参考图5和6，描述图4的振荡电路的操作。图5示出在到达上限频率后时钟信号CK的频率开始减少的情况下的时序图。图6示出在到达下限频率后时钟信号CK的频率开始增加的情况下的时序图。在图5和6中，Pn(η为整数)指定时钟信号CK的信号序列； PDn (η为整数)指定第一延迟时钟信号CKl的信号序列；PUn (η为整数)指定反相的第二延迟时钟信号CK2B的信号序列；Tdl指示第一延迟时间；Td2指示第二延迟时间；以及TLn(n 为整数)指示时钟信号Pn的低电平的持续时间。在图5和6的时序图中，时钟信号CK的占空比为50%。通过在上述振荡电路中将时钟信号的占空比设为50%，可以最小化第一和第二延迟电路的延迟时间，同时包括第一和第二延迟电路的每个的延迟电路的延迟时间可以最大化，从而使得能够减少电路尺寸。参考图5，在频率上周期中，时钟信号CK的频率逐渐增加，使得时钟信号Pl到P3 的周期逐渐变短，因此时钟信号Pl到P3的低电平时间TLl到TL3也变短。尽管时钟信号 Pl和P2的低电平时间TLl和TL2每个长于第一延迟时间Tdl，但是时钟信号P3的低电平时间TL3短于第一延迟时间Tdl。因为在时钟信号Pl到P3的每个的上升时间第一延迟时钟信号PDl和PD2的每个为低电平，所以第一检测电路30的输出DTl为低电平。然而，在时钟信号P3之后的时钟信号P4的上升时间，该时钟信号P3的低电平时间TL3已经变短短于第一延迟时间Tdl，第一延迟时钟信号PD3仍然保持高电平，使得第一检测电路30的输出DTl变为高电平。然后， 设置上/下控制电路20的RS锁存电路21，使得下信号DOWN取高电平。同时，重置RS锁存电路22，使得上信号UP取低电平。结果，可变频率振荡电路10操作以降低时钟信号CK的频率。因此，从时钟信号P4的上升时间开始频率上周期切换为频率下周期。在频率下周期中，时钟信号P4之后的周期变长，并且低电平时间TL也变长。根据本实施例，时钟信号P5的低电平时间TL5长于第一延迟时间Tdl。在下一时钟信号P6的上升时间，第一延迟时钟信号PD5已经回到低电平，使得第一检测电路30使第一检测信号 DTl回到低电平。然而，上/下控制电路20的输出不改变，因此可变频率振荡电路10继续频率下操作。因此，根据本实施例，当时钟信号CK的低电平时间TL变为短于第一延迟时间Tdl 时，输出下信号DOWN，从而可变频率振荡电路10开始下操作。这意味着可变频率振荡电路 10的上限频率可以通过第一延迟时间Tdl设置。例如，当时钟信号CK的占空比为50%时， 为了将上限频率设为2. 5MHz，第一延迟时间Tdl设为200ns。因为2. 5MHz的周期为400ns， 所以高电平时间和低电平时间每个为200ns。因此，通过将第一延迟时间Tdl设为200ns， 当时钟信号CK超过2. 5MHz时低电平时间TL变为200ns或更少，由此重置上信号UP并设置下信号DOWN，从而从2. 5MHz的上限降低频率。
当时钟信号CK的占空比不同于50%时，第一延迟时间Tdl可以设为等于在上限频率的时钟信号CK的低电平时间TL。图6示出在时钟信号CK到达下限频率后频率开始增加的情况下的时序图。在图 6中，在频率下周期中，时钟信号CK的频率逐渐减少，使得时钟信号Pll到P13的周期逐渐变长。结果，时钟信号Pll到P13的低电平时间TLll到TL13也变长。时钟信号Pll和P12的低电平时间TLll和TL12每个短于第二延迟时间Td2，而时钟信号P13的低电平时间TL13长于第二延迟时间Td2。因为在时钟信号Pll到P13的上升时间反相的第二延迟时钟信号PUll和PU12都处于低电平，所以第二检测电路40的输出 DT2处于低电平。然而，在时钟信号P13之后的时钟信号P14的上升时间，该时钟信号P13 的低电平时间TL长于第二延迟时间Td2，反相的第二延迟时钟信号PU13已经处于高电平， 使得第二检测电路40的输出DT2变为高电平。结果，设置上/下控制电路20的RS锁存电路22，从而上信号UP取高电平。同时，重置RS锁存电路21，使得下信号DOWN取低电平。结果，可变频率振荡电路10操作以增加时钟信号CK的频率。即，频率下周期从时钟信号P14 的上升时间起切换为频率上周期。在频率上周期中，时钟信号P14之后的周期变短，并且低电平时间TL也变短。根据本实施例，时钟信号P15的低电平时间TL15短于第二延迟时间Td2，使得在下一时钟信号 P16的上升时间反相的第二延迟时钟信号PU15仍然保持低电平。因此，第二检测电路40使第二检测信号DT2回到低电平。然而，上/下控制电路20的输出不改变，使得可变频率振荡电路10保持频率上操作。因此，根据本实施例，当时钟信号CK的低电平时间TL变为长于第二延迟时间Td2 时，时钟信号CK的频率开始增加。这意味着可变频率振荡电路10的下限频率可以通过第二延迟时间Td2设置。例如，当时钟信号CK的占空比为50%时，为了将下限频率设为1. 5MHz, 第二延迟时间Td2设为333ns。因为1. 5MHz的周期为大约666ns，所以高电平时间和低电平时间每个为333ns。因此，通过将第二延迟时间Td2设为333ns，当时钟信号CK下降到 1. 5MHz以下时，低电平时间TL变为333ns或更长，由此重置下信号DOWN并设置上信号UP， 从而从1. 5MHz的下限开始增加频率。当时钟信号CK的占空比不同于50%时，第二延迟时间Td2可以设为等于在下限频率的时钟信号CK的低电平时间TL。根据本实施例，因为第一和第二检测电路30和40( S卩，D型触发器电路)操作使得在时钟信号CK的上升时间读取数据端D处的状态，所以将时钟信号CK的低电平时间与第一和第二延迟时间Tdl和Td2比较。当在时钟信号CK下降处读取数据时，可以将时钟信号CK的高电平时间与第一和第二延迟时间Tdl和Td2比较。此外，根据本实施例，尽管将下信号DOWN和上信号UP作为控制信号输入到可变频率振荡电路10，但是两个信号可以组合为单个UP/DOWN信号。在该情况下，当UP/DOWN信号为高电平时可以执行上操作，并且当UP/D0WN信号为低电平时可以执行下操作。当使用下信号DOWN和上信号UP的两个信号时，当下信号DOWN和上信号UP为相同电平时，可以终止上操作和下操作以便保持当前频率。因此，在本实施例的振荡电路中，振荡频率在预定下限频率(如1. 5MHz)和预定上限频率(如2. 5MHz)之间连续地向上和向下。结果，当振荡电路用于生成用于例如无线电发送/接收电路中的DC-DC转换器的开关时钟信号时，由开关频率产生的噪声跨越宽频率范围连续地分散。因此，开关频率只瞬时地影响无线电发送/接收电路中使用的特定频率， 使得开关噪声可以显著地减少到实际可接受的水平。图7是图4的第一和第二延迟电路50和60的框图。第一延迟电路50包括延迟电路51和52的串联连接。第二延迟电路60包括延迟电路61到64的串联连接。由于稍后描述的原因，这些延迟电路51、52和61到64的每个的延迟时间Td设为时钟信号CK的高电平或低电平时间的最短一个的一半或更少。图8是图7的延迟电路51、52和61到64(其具有相同结构)的每个的电路图。 在下面，描述延迟电路51的结构和操作作为代表示例。延迟电路51包括恒流反相器电路 511、反相器电路512和电容器C51。恒流反相器电路511在输入处提供有时钟信号CK。电容器C51连接在恒流反相器电路511的输出和接地端GND之间。该输出还连接到反相器电路512的输入，该反相器电路512的输出产生延迟时钟信号CK51。恒流反相器电路511包括用于提供源电流的电流源IH和用于提供宿电流(sink current)到输出的电流源IL，使得电容器C51可以利用恒定电流充电或放电。电流源IH和电流源IL具有相同的电流值。 反相器电路512的输入阈值电压设为电源电压Vdd的一半。图9是关于输入延迟电路51的时钟信号CK的图8的延迟电路51的操作的时序图。在其高和低电平时间足够长于延迟时间Td的时钟信号Pl的情况下，一旦时钟信号Pl 处于高电平，恒流反相器电路511的输出电压VC就趋向从高电平变为低电平。然而，因为电容器C51充电到电源电压Vdd，所以输出电压VC以由电流源IL和电容器C51的电容确定的梯度线性减少，如图9所示。
当输出电压VC减少到电源电压Vdd的一半时，反相器电路512的输出(即，延迟时钟信号CK51)反相以取高电平。时钟信号Pl上升到高电平和延迟时钟信号CK51上升到高电平之间的时间为延迟电路51的延迟时间Td。此后，恒流反相器电路511的输出电压 VC进一步减少，直到它达到地电势GND。一旦时钟信号Pl下降到低电平，电容器C51就通过电流源IH充电。然后，输出电压VC以由电流源IH和电容器C51的电容确定的梯度线性增加。在输出电压VC达到电源电压Vdd的一半时，反相器电路512的输出反相，使得延迟时钟信号CK51下降到低电平。 因为电流源IH和电流源IL具有相同电流值，所以时钟信号Pl下降到电平和延迟时钟信号 CK51下降到低电平之间的时间等于延迟时间Td。因此，延迟时钟信号CK51的高和低电平的每个保持与时钟信号CK相同的时间，如由交替长短虚线所示。在其高和低电平时间每个为延迟时间Td两倍的时钟信号P2的情况下，延迟时钟信号CK51的高和低电平时间不改变，因为将如从时序图中看到的，恒流反相器电路511的输出电压VC在时钟信号P2的高电平和低电平的周期内到达GND和电源电压Vdd。然而，在其中高电平和电平时间每个少于延迟时间Td的两倍的时钟信号P3的情况下，在恒流反相器电路511的输出电压VC到达地电势GND之前，高电平周期结束，并且低电平周期开始。结果，延迟时钟信号CK51的高电平时间短于时钟信号P3的高电平时间。此夕卜，在具有更短的高和低电平时间的时钟信号P4和P5的情况下，经由延迟电路获得的延迟时钟信号CK51的高电平可能变得非常短，或者甚至太短而没有高电平信号输出。因此，根据本实施例，延迟电路51到64的全部的最大延迟时间设为高和低电平的最短时间的一半。以此方式，第一和第二延迟电路50和60的输出信号(S卩，第一延迟时钟信号CKl和第二延迟时钟信号CD)可以保持与原始时钟信号CK的那些相同的高电平和低电平时间。图IOA是根据第一变形的延迟电路的框图，其中第二延迟电路60的一部分由第一延迟电路50的一部分提供。第一延迟电路50包括由虚线包围的延迟电路51和52。第二延迟电路60包括由交替长短虚线包围的延迟电路51、61、62和63。因此，延迟电路51由第一延迟电路50和第二延迟电路60共享。图IOB是第二变形的框图，其中第二延迟电路60的一部分提供整个第一延迟电路 50。第一延迟电路50包括由虚线包围的延迟电路51和52。由交替长短虚线包围的第二延迟电路60包括第一延迟电路50和连接到第一延迟电路50的延迟电路61和62的串联连接。因此，通过使用第一延迟电路50作为第二延迟电路60的一部分，可以减少第二延迟电路60的尺寸。如上所述，根据本发明实施例，DC-DC转换器的开关频率在预定下限频率和预定上限频率之间连续地改变，使得开关噪声可以在预定频率范围内连续地分散。因此，开关噪声具有例如只瞬时地影响无线电发送/接收电路中使用的特定频率的频率，因此将开关噪声的影响显著地减少到实际可接受的水平。结果，DC-DC转换器和无线电发送/接收电路可以安装在相同半导体器件上。此外，因为每个具有预定延迟时间的两个延迟电路用于设置下限频率和上限频率，所以可以消除对基准时钟信号生成电路或专用控制电路(如CPU)的需要。延迟电路通过基于电容器的充电/放电时间的延迟电路的简单结构进一步简化。尽管已经以一定具体程度描述了本发明的示例性实施例，但是意图在于本发明包括来自落入权利要求的精神或范围内的公开设计的所有修改和替代。本申请基于2008年9月16日提交的日本优先权申请No. 2008-236402，在此通过引用并入其全部内容。
权利要求
1.一种振荡电路，包括可变频率振荡电路，配置为生成其频率响应于上信号而增加并响应于下信号而减少的时钟信号，该频率在上限频率和下限频率之间连续地向上和向下；第一延迟电路，配置为通过将从可变频率振荡电路输出的时钟信号延迟第一延迟时间，输出第一延迟时钟信号；第二延迟电路，配置为通过将所述时钟信号延迟长于第一延迟时间的第二延迟时间， 输出第二延迟时钟信号；第一检测电路，配置为通过比较所述时钟信号和第一延迟时钟信号，检测所述时钟信号的高电平或低电平的持续时间等于或小于第一延迟时间；第二检测电路，配置为通过比较所述时钟信号和第二延迟时钟信号，检测所述时钟信号的高电平或低电平的持续时间等于或大于第二延迟时间；以及上/下控制电路，配置为基于来自第一检测电路的输出信号和来自第二检测电路的输出信号，输出所述上信号和所述下信号，其中在通过第一检测电路检测到所述时钟信号的高电平或低电平的持续时间等于或小于第一延迟时间时，上/下控制电路输出下信号到可变频率振荡电路，并且其中在通过第二检测电路检测到所述时钟信号的高电平或低电平的持续时间等于或大于第二延迟时间时，上/下控制电路输出上信号到可变频率振荡电路。
2.如权利要求1所述的振荡电路，其中第一延迟电路和第二延迟电路的每个包括多个延迟电路的串联连接，所述多个延迟电路的每个具有短于所述时钟信号的高电平或低电平的最短持续时间的一半的延迟时间。
3.如权利要求2所述的振荡电路，其中所述多个延迟电路的每个包括电容器，并且其中通过所述电容器的充电/放电时间确定延迟时间。
4.如权利要求1到3的任一所述的振荡电路，其中第二延迟电路的一部分由第一延迟电路的一部分或整体来提供。
5.如权利要求1所述的振荡电路，其中第一检测电路包括D型触发器电路，其数据端提供有第一延迟时钟信号，并且其时钟端提供有时钟信号，其中在D型触发器电路的输出端获得第一检测电路的输出信号。
6.如权利要求1所述的振荡电路，其中第二检测电路包括D型触发器电路，其数据端提供有通过将第二延迟时钟信号反相而获得的信号，并且其时钟端提供有时钟信号，其中在D 型触发器的输出端获得第二检测电路的输出信号。
7.如权利要求1到6的任一所述的振荡电路，其中时钟信号具有50%的占空比。
8.如权利要求7所述的振荡电路，其中第一延迟时间设为上限频率的周期的一半，并且其中第二延迟时间设为下限频率的周期的一半。
9.一种包括开关晶体管的DC-DC转换器，其中通过如权利要求1到8的任一所述的振荡电路输出的时钟信号用作用于导通或截止所述开关晶体管的开/关信号。
10.如权利要求9所述的DC-DC转换器，其中所述DC-DC转换器配置作为用于无线电发送电路、无线电接收电路或无线电发送/接收电路的电源。
11.一种包括如权利要求10所述的DC-DC转换器的半导体器件，其中DC-DC转换器和无线电发送电路、无线电接收电路或无线电发送/接收电路集成在同一半导体器件上。
全文摘要
一种振荡电路(100)，包括可变频率振荡电路(10)，用于生成其频率响应于上信号(UP)而增加并响应于下信号(DOWN)而减少的时钟信号(CK)，该频率在上限频率和下限频率之间连续地向上和向下。上/下控制电路(20)在时钟信号的低电平的持续时间下降到低于第一延迟时间时输出下信号，并且在持续时间超过长于第一延迟时间的第二延迟时间时输出上信号。
文档编号H03L7/085GK102160291SQ20098013616
公开日2011年8月17日 申请日期2009年8月24日 优先权日2008年9月16日
发明者道吉启 申请人:株式会社理光