接收机锁存器电路和方法

专利名称：接收机锁存器电路和方法
技术领域：
本发明的实施例涉及电子设备领域，尤其涉及数据接收机。
背景技术：
在集成电路(IC)中广泛地将接收机锁存器电路(读出放大器)用于 片内和片外信号传输(signaling)。发射机电路(驱动器)通过传输线(互 连)将二进制数据信号发送到接收机锁存器电路。由于传输线可能是有损 耗的信道，因此以高速率通过传输线进行数据传输可能会产生与频率有关 的衰减或损耗，从而导致码间干扰(ISI)形式的信号失真。可能需要对数据 信号进行均衡来降低ISI。


图1为根据本发明的一些实施例的接收机锁存器电路的电路图； 图2为根据本发明的一些实施例的另一接收机锁存器电路的电路图； 图3为根据本发明的一些实施例的图1所示的评估电路的小信号模型; 图4为根据本发明的一些实施例的图1和图2所示的接收机锁存器电 路的操作流程图5为根据本发明一些的实施例结合有一个或多个图1或图2所示的 接收机锁存器电路的系统。
具体实施例方式
在以下说明中，出于解释的目的，给出了很多具体细节，以便提供对 所披露的本发明的实施例的透彻理解。然而，本领域的技术人员将会明了， 为了实施所披露的本发明的实施例这些细节不是必需的。在其他情况下， 以方框图的形式示出了公知的电气结构和电路以免使所披露的本发明的实 施例模糊不清。参考图1，其示出了根据本发明的一些实施例的接收机锁存器电路10。
在一些实施例中，接收机锁存器电路10可以具有两级，即主动态锁存器12 和耦合到动态锁存器12的从静态锁存器14。动态锁存器12可以在时钟信 号elk的上升沿放大所接收的输入数据信号Vin以产生放大的输出数据信号 Vout,并可以将输出数据信号Vout保持时钟信号dk的半个时钟周期。从 锁存器14可以从动态锁存器12接收输出数据信号并可以在整个时钟周期 内保持(锁存)其有效。动态锁存器12包括利用前馈电容的频率选择性放 大，其可以为所接收的输入数据信号Vin提供内置的连续均衡。如下文将 要详细描述的那样，前馈电容可以在动态锁存器12的传递函数中产生零点。 该增加的电容有助于均衡由ISI导致的衰减，从而可以产生更平坦的、信号 失真减小的总频率响应。
在一些实施例中，输入数据信号Vin可以是小的摆动信号或低压摆动 信号。可以减小小摆动数据输入信号Vin的电压，从而在通过互连将其传 输到接收机锁存器电路10时，使性能得到改善。接收机锁存器电路10可 以将输入数据信号Vin恢复到全轨对轨("全轨")输出数据信号Vout。在 一些实施例中，输入信号可以是差分信号，其中传输数据信号及其补码这 两者，如图1所示。在这些实施例中，接收机锁存器电路IO检测两条互连 线之间的电压的相对变化，其中将输入数据信号Vin施加在两条互连线上， 因此也施加在图l所示的输入节点inn和inp上。因此，输入数据信号Vin 的值可以是节点inn处的电压Vinn和节点inp处的电压Vinp之间的电压差， 其中最后的字母"n"或"p"分别表示负或正。
在一些实施例中，接收机锁存器电路10可以使用单端方式，其中接收 机锁存器电路10检测单根互连线上的电压的绝对变化；因此，输入数据信 号可以是单端信号。在一些实施例中，输入数据信号Vin可以是非多路复 用信号且仅耦合到单个接收机锁存器电路10，如图1所示。在一些实施例 中，输入数据信号Vin可以是多路复用信号；因此，可以有一组可用于对 输入数据信号Vin进行解复用的接收机锁存器电路10。
在一些实施例中，动态锁存器12可以包括用于接收输入数据信号Vin 的评估电路16，耦合到评估电路16的放大电路18以及耦合到评估电路16 和放大电路18的输出的预充电电路20。这些电路16、 18和20中的每一个可以包括一个或多个晶体管，如下文将要详细描述的那样。通常，接收机 锁存器电路10可以具有三个不同的工作周期预充电周期、评估周期以及 放大与锁存周期。
在一些实施例中，只要时钟信号clk为低(第一时钟相位)就由预充电 电路20对动态锁存器12进行预充电，所述第一时钟相位限定了预充电周
期。在预充电周期期间，可以将输出数据信号Vout短接到电源电压Vdd。 输出数据信号Vout为输出节点outn和outp (动态锁存器12的输出端子) 之间的电压。可以对与输出节点outn和outp以及感测节点en和ep有关的 寄生电容进行预充电。通常，连接到这些节点的任何元件都可以对预充电 的电容有贡献。
在一些实施例中，可以将两条互连线耦合到评估电路16的输入节点(端 子)inn和inp以施加输入数据信号Vin。在时钟信号clk从低转变到高时， 可以由时钟信号的上升沿启动评估周期。在评估周期期间，可以由评估电 路16评估输入数据信号Vin以在其感测节点en和ep(评估电路16的感测 输出端子)处产生感测的数据信号Ve，该数据信号为感测节点en和ep之间 的电压差。
放大电路18可以将所感测的数据信号Ve放大到全轨对轨(rail-to-rail) 的输出数据信号Vout，并且可以在时钟信号clk的第二时钟相位期间保持 (锁存)信号Vout。更具体而言，放大电路18可以利用强正反馈增大输 出信号Vout，如下文所述。对感测到的信号Ve开始进行放大终止了评估 周期并开始了放大与锁存周期。之后，从锁存器14可以将输出数据信号 Vout锁存时钟信号clk的整个时钟周期。
在接收机锁存器电路10中，根据本发明一些实施例，在第一级即动态 锁存器12中实现均衡。尽管接收机锁存器电路10基本上为非线性电路， 但是在评估周期期间接收机锁存器电路10也可以基本上以一阶的线性方式 工作，且可以用于实现连续均衡。在一些实施例中，动态锁存器12可以包 括形式为一个或多个电容器Cf的前述前馈电容。电容器Cf可以是集总电 容器；然而，也可以通过很多其他不同的方式，例如利用晶体管或金属或 其他选择来实现电容器Cf。
可以通过很多不同的方式将电容器Cf结合到动态锁存器12中。图1示出结合了一对电容器Cf的一个实例，其中使用了差分信号传输。可以将 该对电容器Cf耦合在评估电路16的输入端子(节点inn和i叩)和感测端 子(节点en和节点ep)之间。更具体而言，第一电容器Cf可以耦合在负 输入节点inn和负感测节点en之间，第二电容器Cf可以耦合在正输入节点 inp和正感测节点ep之间。因此，可以将电容器Cf耦合在具有相同极性的 节点之间。
参考图2，其示出了根据本发明的另一个实施例的接收机锁存器电路 22。接收机锁存器电路22也使用了差分信号传输，其结合了一对电容器 Cf的另一耦合配置。第一电容器Cf可以耦合在负输入节点inn和负输出节 点outn之间，第二电容器Cf可以耦合在正输入节点inp和正输出节点outp 之间。同样，可以将电容器Cf耦合在具有相同极性的节点之间。图2所示 的接收机锁存器电路22的其余部分与图1所示的接收机锁存器电路10相 同；因此，附图标记保持相同，且不再解释接收机锁存器电路22的其余部 分，因为其与图1所示的接收机锁存器电路10以相同的方式运行。
在其他实施例中，当输入数据信号是单端信号时，评估电路可以仅具 有一个输入信号和一个输入端子(节点)；因此，可以仅需要所示电容器 Cf中的一个。在一些实施例中，可以将电容器Cf从单个输入端子耦合到评 估电路的感测端子。同样，可以将电容器Cf耦合在具有相同极性的端子之 间。如果单端评估电路的逻辑是非反相的，那么可以将电容器Cf从评估电 路的单个输入耦合到评估电路的非反相感测端子。如果单端评估电路的逻 辑是反相的，那么可以将电容器Cf从评估电路的输入端子耦合到评估电路 的非反相感测端子的逻辑反码。同样，可以将电容器耦合到单端动态锁存 器的输出。如果单端动态锁存器电路的逻辑是非反相的，那么可以将电容 器Cf从评估电路的单个输入耦合到单端动态锁存器的非反相输出端子。如 果单端动态锁存器的逻辑是反相的，那么可以将电容器Cf从输入端子耦合 到动态锁存器的非反相输出端子的逻辑补码。
电容器Cf在动态锁存器12之中的设置总结如下至少一个电容器Cf 耦合在动态锁存器的至少一个输入节点(输入端子)和至少一个"锁存器节 点"或"锁存器端子"之间，其中锁存器节点/端子为感测节点(评估电路16 的输出感测端子)或输出节点(动态锁存器12的输出端子)。对于差分传输信号，可以将一对电容器Cf耦合在输入节点和感测节点(一对"锁存器
端子")之间，如图1所示。或者，可以将一对电容器Cf耦合在输入节点和 输出节点(一对"锁存器端子")之间，如图2所示。对于单端传输信号，可 以将单个电容器Cf耦合在单个输入节点和单个感测节点(单个"锁存器端 子")或单个输出节点(单个"锁存器端子")之间。在这些构造的每一个中， 电容器可以耦合在相同极性的节点/端子之间。术语"节点"和"端子"可以互 换使用，因为本文所述的每个节点都位于评估电路16或放大电路18的输 入或输出端子处。
图3示出了图1中的评估电路16的差分方式小信号模型。该模型提供 了对评估周期期间的输入数据信号Vin和所感测的数据信号Ve的分析。在 输入节点30 (图1中的节点inn和i叩的组合)施加输入数据信号Vin。可 以通过电容器Cf (图1中的电容器Cf的组合)将输入节点30耦合到感测 节点32 (图1中的感测节点en和ep的组合)，其中所述感测节点32具有 所感测的数据信号Ve。评估电路16的晶体管Ml和M2可以充当跨导体， 因为它们将栅-源电压Vgs转换成漏极电流。换言之，晶体管Ml和M2的 漏极电流与施加到Ml和M2的栅极的电压成比例。晶体管Ml和M2可以 在它们的栅极和它们的漏极之间引入反转。由电路线34表示晶体管M1和 M2的组合漏极电流，该电路线示出了漏极电流可以是输入数据信号Vin的 变化和晶体管的跨导gm的函数。可以将电容Ce、电阻Re (Re=l/Ge)和 电路线34示为在感测节点32和地之间并联耦合。电容Ce和电导Ge分别 为感测节点32的寄生电容和电导。
对于前馈电容器Cf而言，评估电路16从输入节点30到感测节点32 的传递函数或响应函数Heq可以为<formula>formula see original document page 11</formula>
其中S为复频率变量。分子中的S值代表传递函数的零点，而分母中的 S值代表传递函数的极点。没有电容Cf的评估电路16是具有一个高频极点 的宽带放大器，可以让信号通过而在该带宽内基本上没有损失。电容器Cf 在高频处将零点加到传递函数Heq中，这通过为高频信号提供额外的增益 而扩展了通过信号的带宽。电容器Cf可以利用增大的增益为高频信号提供短的阻抗路径，而它不会影响低频信号。如图2所示，当电容器Cf分别耦 合在输入节点inn和inp以及输出节点outp和outn之间时，则可以在传递 函数Heq-Vout/Vin中产生基本相同的零点。
在一些实施例中，电容器Cf可以是100ff，不过该值仅仅是很多可能 值的例示之一，这样的值部分取决于应用。在一些实施例中，电容器可以 是可编程的；即，可变电容Cf可以允许不同的均衡量。当把同样的IC芯 片(具有一个或多个接收机锁存器电路)用于诸如移动站、服务器、台式 计算机的不同应用时，可变电容Cf可能会有用。不同的应用可以导致不同 的信道损耗和ISI。
返回图1，现在将更详细地描述接收机锁存器电路10。该描述还将对 图2所示的接收机锁存器电路22进行描述。在一些实施例中，还可以将接 收机锁存器电路10称为锁存器读出放大器，并且还可以将动态锁存器12 称为强臂锁存器(strong arm latch)。在一些实施例中，接收机锁存器电路 IO可以使用互补金属氧化物半导体(CMOS)技术。
在一些实施例中，评估电路16可以包括N型晶体管M1、 M2和MB。 Ml和M2的栅极可以耦合到输入信号Vin， MB的栅极可以耦合到时钟信 号clk。Ml和M2的源极可以耦合到MB的漏极，MB的源极可以耦合到地。 Ml和M2的漏极可以分别耦合到感测节点en和ep。
在一些实施例中，放大电路18可以包括N型晶体管M3和M4以及P 型晶体管M5、 M6和Mll。 M3和M4的漏极可以分别耦合到感测节点en 和ep， M5和M6的漏极可以分别通过输出节点outn和outp耦合到M3和 M4的源极。M5和M6的源极可以耦合到电压源Vdd。 M3和M5的栅极可 以耦合在一起，M4和M6的栅极可以耦合在一起。当Mil处于其导通状态 时，可以将M3-M6的所有四个栅极连接在一起，而其栅极耦合到clk。输 出节点outn也可以耦合到M3和M5的栅极，而输出节点outp也可以耦合 妾UM4禾卩M6的栅极。
预充电电路20可以包括P型晶体管M7、 M8、 M9和M10，它们的源 极都耦合到电压源Vdd，而它们的栅极都耦合到clk。 M7和M8的漏极可 以分别耦合到输出节点outp和outn，而M9和M10的漏极可以分别耦合到 感观!j节点en禾卩ep。在一些实施例中，从锁存器14可以是置位-复位(SR)锁存器。所示 的从锁存器14具有P型晶体管M12-M15、 N型晶体管M16-19和两个反相 器36和38。如前所述，从锁存器14可以在整个时钟周期内锁存输出信号 Vout。在从锁存器14的节点q和qb处提供轨对轨的锁存输出数据信号。 SR锁存器的真值表如下，其中in和ip为该级的负输入和正输入(或分别 为节点outp和outn处的第一级输出)
inip I q
0 0 I不可能
0 1 |0
1 0 I 1
1 1 I保持
参考图1和图4所示的流程图，现在将更详细地描述图1所示的接收 机锁存器电路的工作。在图4中的预充电操作40中，当在预充电周期期间 时钟信号clk为低时，P型晶体管开关M9、 M7、 M5和M6、 M8和M10 闭合并分别将内部节点outn、 outp、 en和ep短接到电源电压Vdd。这执行 了预充电操作，其中将这些节点预充电到电源电压电平Vdd。在这一低时 钟周期期间，晶体管M5、 M6、 M3和M4的栅极可以通过晶体管开关M11 而耦合在一起。在这一低时钟周期期间，N型晶体管开关MB可以是打开 的；因此，内部节点outn、 outp、 en和ep处的电荷不能被释放到地。
在clk为低值时对内部输出节点outn和outp进行充分预充电之后，在 图4中的感测操作42中，在clk转变为高时开始评估周期。晶体管MB闭 合(导通状态)以允许向地放电，而M9、 M7、 M6、 M8打开(不导通状 态)以防止进一步预充电。感测节点en和ep处的电荷以不同的速度放电， 因为M1和M2的栅极电压是不同的，该差异由输入电压Vin决定。Ml将 电压Vinn转换成对感测节点en和输出节点outn进行放电的电流，而M2 将电压Vinp转换成对感测节点ep和输出节点outp进行放电的电流。 一个 电流较大，其相关节点放电得更快；因此，这实现了在一个方向上的锁存。在评估结束时，节点en和印处的电压是彼此互补的。
在图4中与感测操作42同时发生的均衡操作44中，当动态锁存器12 以基本线性的方式工作时，包括前述至少一个电容器Cf允许在评估周期期 间执行前述均衡。在放大与锁存操作46中， 一旦节点outn和节点outp中 的较低电压达到适当的电压电平，相应的P型晶体管即晶体管M5和M6 中的一个就将导通，将节点outn或outp中的较高电压拉向电源电压Vdd。 这提供了全轨放大。在触发M5或M6时，评估结束；因此，评估周期结束， 放大与锁存周期开始。在另一锁存操作48中，从锁存器14在时钟信号clk 的整个周期内锁存输出数据信号Vout。
参考图5，其示出了根据本发明的一些实施例的计算机系统50，该系 统是可以使用一个或多个接收机锁存器电路51的许多可能系统中的一个。 在一些实施例中，接收机锁存器电路51中的每一个可以是图1所示的接收 机锁存器电路10或图2所示的接收机锁存器电路22。在一些实施例中，接 收机锁存器电路51可以使用单端信号传输。在一些实施例中，可以在存储 器芯片52中使用一个或多个接收机锁存器电路51，和/或可以在处理器芯 片54中使用一个或多个接收机锁存器电路51。在一些实施例中，可以在计 算机系统50的其他集成电路(IC)芯片中使用一个或多个接收机锁存器电 路。诸如存储器芯片52和处理器芯片54的IC在与发射机(驱动器)、接 收机和/或收发机电路相关的输入/输出总线中可以具有几百个以上的传输 线。在一些实施例中，接收机锁存器电路51可以接收片外信号和/或片上(片 内)信号。换言之，向接收机锁存器电路51发送输入数据信号的驱动器可 以位于同一芯片(片上信号)或不同芯片(片外信号)中。接收机锁存器 电路51可应用于除计算机系统之外的系统，计算机系统50仅仅是一种应 用的例示。
在系统50中，IC封装56经由插座60安装在基板或印刷电路板(PCB) 58上。PCB58可以是母板。除了插座60和IC封装56之外，PCB 58上还 可以安装有主存储器52和多个用于外部设备或外部总线的输入/输出(I/O) 模±央，所有这些都通过PCB58上的总线系统62而彼此耦合。更具体而言， 系统50可以包括通过I/O模块66耦合到总线系统62的显示装置64，所述 I/O模块66具有图形处理器和存储器。1/0模块66可以安装在PCB 58上或可以安装在独立的扩展板上。系统50还可以包括经由I/O模块70耦合到总 线系统62的大容量存储设备68。另一 I/O装置72可以经由I/O模块74耦 合到总线系统62。可以包括额外的1/0模块，用于其他外部或外围设备或 外部总线。
主存储器52的实例包括但不限于静态随机存取存储器(SRAM)和动 态随机存取存储器(DRAM)。大容量存储设备68的实例包括但不限于硬 盘驱动器、光盘驱动器(CD)、数字多用盘驱动器(DVD)、软盘、磁带系 统等。输入/输出设备72的实例可以包括但不限于适于和计算机用户通信的 装置(例如键盘、光标控制装置、麦克风、声音识别装置、显示器、打印 机、扬声器和扫描仪)以及适于通过通信网络和远程设备通信的装置(例 如以太网接口装置、模拟和数字调制解调器、ISDN终端适配器和帧中继装 置)。在一些情况下，这些通信装置也可以安装在PCB58上。总线系统62 的实例包括但不限于外围控制接口 (PCI)总线和工业标准架构(ISA)总 线等。可以将总线系统62实现为单根总线或总线的组合(例如具有扩展总 线的系统总线)。根据外部设备，1/0模块内部接口可以使用编程的I/0、中 断驱动I/O或直接存储器存取(DMA)技术来通过总线系统62进行通信。 根据外部设备，I/O模块的外部接口可以向外部设备提供点到点并行接口 (例如小型计算机系统接口-SCSI)或点到点串行接口 (例如EIA-232)或 多点串行接口 (例如火线)。IC处理器芯片54的实例可以包括任何类型的 计算电路，例如但不限于微处理器、微控制器、复杂指令集计算(CISC) 微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处 理器、图形处理器、数字信号处理器(DSP)或任何其他类型的处理器或处 理电路。
尽管在本文中已经例示和描述了具体实施例，但本领域的普通技术人 员将理解，可以用任何适于实现相同目的的设置来替代所示的具体实施例。 本申请旨在覆盖本发明的任何修改或变化。因此，明确的意图是本发明仅 受权利要求及其等价物的限制。
权利要求
1、一种接收机锁存器电路，包括包括至少一个用于接收输入数据信号的输入端子和至少一个锁存器端子的动态锁存器，所述动态锁存器适于至少部分地基于所述输入数据信号产生放大的输出数据信号；并且所述动态锁存器包括至少一个耦合在所述至少一个输入端子和所述至少一个锁存器端子之间的电容器，以减少所述输入数据信号中的码间干扰。
2、 根据权利要求l所述的接收机锁存器电路，其中所述至少一个电容 器耦合到所述动态锁存器以在所述动态锁存器的传递函数中产生零点。
3、 根据权利要求1所述的接收机锁存器电路，其中所述至少一个锁存 器端子包括所述动态锁存器的至少一个输出端子，所述至少一个输出端子 在其上具有放大的输出数据信号。
4、 根据权利要求1所述的接收机锁存器电路，其中所述动态锁存器包 括具有至少一个输入端子和至少一个感测端子的评估电路，所述至少一个 感测端子为所述至少一个锁存器端子；并且所述评估电路适于响应于所述 输入数据信号在所述至少一个感测端子上产生感测的数据信号。
5、 根据权利要求l所述的接收机锁存器电路，其中所述至少一个输入 端子和所述至少一个锁存器端子具有相同的极性。
6、 根据权利要求1所述的接收机锁存器电路，其中所述输入数据信号 为差分输入信号；所述至少一个输入端子包括一对用于接收所述差分输入 信号的输入端子；并且所述至少一个锁存器端子包括一对锁存器端子。
7、 根据权利要求6所述的接收机锁存器电路，其中所述动态锁存器包 括一对其上具有所述放大的输出数据信号的输出端子，该对输出端子为所述一对锁存器端子，并且所述放大的输出数据信号为差分输出数据信号。
8、 根据权利要求6所述的接收机锁存器电路，其中所述动态锁存器包括评估电路，所述评估电路具有所述一对用于接收所述差分输入信号的输入端子和一对感测端子，该对感测端子为所述一对锁存器端子；并且所述 评估电路适于至少部分地基于所述差分输入信号在该对感测端子上产生感 测的数据信号。
9、 根据权利要求6所述的接收机锁存器电路，其中所述至少一个电容器包括耦合在所述一对输入端子和所述一对锁存器端子之间的一对电容 器。
10、 根据权利要求9所述的接收机锁存器电路，其中所述一对电容器 中的每一个耦合在所述一对输入端子中的一个输入端子和所述一对锁存器 端子中具有相同极性的一个锁存器端子之间。
11、 根据权利要求9所述的接收机锁存器电路，其中所述一对输入端 子包括负输入端子和正输入端子；所述一对锁存器端子包括负锁存器端子 和正锁存器端子；所述一对电容器包括第一和第二电容器；并且所述第一 电容器耦合在所述负输入端子和所述负锁存器端子之间；所述第二电容器 耦合在所述正输入端子和所述正锁存器端子之间。
12、 根据权利要求ll所述的接收机锁存器电路，其中所述评估电路包 括第一和第二晶体管，所述第一和第二晶体管具有分别耦合到地的第一和第二源极；分别耦合到所述评估电路的所述一对感测端子的第一和第二漏极；以及分别耦合到所述差分输入信号的负电压和正电压的第一和第二栅极， 所述第一栅极为所述负输入端子，所述第二栅极为所述正输入端子。
13、 根据权利要求1所述的接收机锁存器电路，其中所述动态锁存器包括评估电路，具有至少一个输入端子和至少一个感测端子并适于在所 述至少一个感测端子上产生感测的数据信号；放大电路，耦合到所述至少一个感测端子并包括至少一个输出端子，并适于至少部分地基于所述感测 的数据信号产生所述输出数据信号；以及预充电电路，耦合到所述至少一 个感测端子和所述至少一个输出端子，以对所述至少一个感测端子和所述 至少一个输出端子进行预充电。
14、 根据权利要求13所述的接收机锁存器电路，其中所述至少一个感 测端子和所述至少一个输出端子中的选定的一个为所述至少一个锁存器端 子；并且所述至少一个输入端子和所述至少一个锁存器端子具有相同的极 性。
15、 根据权利要求14所述的接收机锁存器电路，还包括 耦合到所述动态锁存器的从锁存器。
16、 根据权利要求14所述的接收机锁存器电路，其中所述输入数据信 号为低压摆动信号，所述放大的输出数据信号为全轨对轨输出信号。
17、 一种方法，包括 对动态锁存器进行预充电；在评估周期期间利用所述动态锁存器的基本为线性的评估电路感测输 入数据信号以产生感测的数据信号；以及在所述评估周期期间利用所述动态锁存器中的前馈电容基本均衡所述 输入信号。
18、 根据权利要求17所述的方法，其中利用所述前馈电容基本均衡所 述输入数据信号包括将零点引入到所述动态锁存器的传递函数中。
19、 根据权利要求17所述的方法，其中利用所述前馈电容基本均衡所述输入信号包括将所述前馈电容耦合在所述动态锁存器的至少一个输入端 子和所述动态锁存器的至少一个锁存器端子之间，所述至少一个输入端子 和所述至少一个锁存器端子具有相同的极性。
20、 根据权利要求17所述的方法，还包括利用所述动态锁存器的放大电路将所述感测的数据信号放大为全轨对 轨输出数据信号并锁存所述输出数据信号。
21、 根据权利要求20所述的方法，其中所述输入数据信号为差分低压 摆动信号。
22、 一种系统，包括包括至少一个接收机锁存器电路的集成电路芯片，所述接收机锁存器电路包括包括至少一个用于接收输入数据信号的输入端子和至少一个锁存 器端子的动态锁存器，所述动态锁存器适于至少部分地基于所述输入数据信号产生放大的输出数据信号；并且所述动态锁存器包括至少一个耦合在所述至少一个输入端子和所 述至少一个锁存器端子之间的电容器，以减少所述输入数据信号中的码间 干扰；大容量存储设备；以及耦合到所述集成电路芯片和所述大容量存储设备的总线。
23、 根据权利要求22所述的系统， 片或存储芯片中的选定一种。
24、 根据权利要求22所述的系统， 至少一个锁存器端子具有相同的极性。
25、 根据权利要求22所述的系统，其中所述集成电路芯片为处理器芯 其中所述至少一个输入端子和所述 其中所述输入数据信号为差分输入信号；所述至少一个输入端子包括一对用于接收所述差分输入信号的输入 端子；且所述至少一个锁存器端子为一对锁存器端子；并且所述至少一个 电容器包括耦合在所述一对输入端子和所述一对锁存器端子之间的一对电容器o
全文摘要
在一些实施例中，接收机锁存器电路包括动态锁存器，该动态锁存器具有至少一个用于接收输入数据信号的输入端子和至少一个锁存器端子。所述动态锁存器适于至少部分基于输入数据信号产生放大的输出数据信号。所述动态锁存器包括至少一个耦合在所述至少一个输入端子和所述至少一个锁存器端子之间的电容器，以减少所述输入数据信号中的码间干扰。
文档编号H03K3/356GK101432967SQ200780015593
公开日2009年5月13日 申请日期2007年5月1日 优先权日2006年5月1日
发明者T·苏梅萨拉姆 申请人:英特尔公司