四分之一周期延迟时钟发生器的制作方法

专利名称：四分之一周期延迟时钟发生器的制作方法
技术领域：
本发明主要涉及一种时钟发生器，更具体地，涉及一种四分之 一周期延迟时4中发生器(quarter cycle delay clock generator ),该四 分之一周期延迟时钟发生器产生延迟了四分之一周期的时钟信号， 而没有使用复位信号。
背景技术：
已经改进了半导体存储器件以提高集成度以及操作速度。为了 高操作速度，已经开发了同步存储器件，该同步存储器件可以和时 钟同步工作。可以从存储芯片的外面来提供该时钟。在这些存储器 件的类型之中，可以4吏用单倍数据率(single data rate) (SDR)同 步存储器件。SDR
数据或输出数据。然而，SDR同步存储器件可能不足以满足高速工 作所需求的系统速度。为了处理这个问题，可以Y吏用双倍凄t才居率 (double data rate ) ( DDR )同步存储器件。DDR同步存储器件在一 个时钟周期上可以能够处理两个数据。根据DDR同步存储器件， 可以经由每个输入/输出引脚与外部时钟的上升沿和下降沿同步的 相继输入和输出两个翁:据。因此，不用增加时钟频率可以实现至少 比SDR同步存储器件的带宽大两倍的带宽。这样可以实现更高的工作速度。为了在时钟的上升沿和下降沿输入或输出数据，需要时 钟信号发生器，该时钟信号发生器可以产生被延迟了四分之一周期 的时钟信号以在数据输入或输出的中间具有上升沿和下降沿。
实例图1示出了时钟信号发生器的电路图。参考实例图1，时
钟信号发生器可以包括参考时钟发生器100、第一逻辑电路110、 第二逻辑电路120、复位信号发生器130和反相器132。每个第一 逻辑电路110和第二逻辑电路120可以在上升时钟沿的时刻输出其 D输入(^t据)的值并直到下一个上升时钟沿才可以改变输出值。 第一逻辑电路110和第二逻辑电路120的实例可以是D触发器 (flip-flop )。第一逻辑电3各110可以将信号FOUTB作为D输入， 其中该信号FOUTB可以被输出作为第一逻辑电路110的输出QB。 第一逻辑电路110可以接收从参考时钟发生器100中产生的参考时 钟信号CLK来作为输入CK。在参考时钟信号CLK的上升沿，第 一逻辑电路110可以输出信号FOUTB作为输出Q,其中该信号 FOUTB被输入作为数据输入D，该输出Q可以是信号FOUTi。第 二逻辑电^各120可以将信号FOUT90B作为其凝:据丰lr入D ，其中该 信号FOUT90B可以被输出作为第二逻辑电3各120的输出QB。第 二逻辑电路120可以接收参考时钟信号CLK作为其输入CK,其中 该参考时钟信号CLK可以产生自参考时钟发生器100并然后可以 通过反相器132被反相。然后，在反相的参考时钟信号CLK的下 降沿，第二逻辑电3各120可以输出信号FOUT90B作为其输出Q, 其中该信号FOUT90B被输入作为数据输入D，该输出Q可以是 FOUT90i。复位信号发生器130可以提供复位信号给每个第一逻辑 电路110和第二逻辑电路120，其中该复位信号可以初始化作为第 一逻辑电路110和第二逻辑电路120的输出Q输出的信号。复位信 号可以将输出信号FOUTi和FOUT90i初始化为"0"。因此，作为第 一逻辑电路1 10和第二逻辑电路120的输出QB输出的信号可以被初始化成"r，，并因此，被输入作为它们的数据输入d的初始信号
可以变成'T，。
参考实例图2,将描述一个过程，在该过程中具有上述结构的 时钟信号发生器可以将参考时钟信号CLK转换成被延迟四分之一 周期的时钟信号。如图2中所示，可以乂人参考时钟发生器100中产 生参考时钟信号CLK,并且可以从复位信号发生器130中产生复位 信号。然后可以初始化作为第一逻辑电^各110和第二逻辑电3各120 的输出Q输出的信号FOUTi和FOUT90i，即，变为值"0"。此时， 被反相器132反相的参考时钟信号CLK可以输入作为第二逻辑电 3各120的输入CK。在这种方式中，当可以响应复位信号来初始化 作为第一逻辑电路110和第二逻辑电路120的输出Q输出的信号 FOUTi和FOUT90i时，作为数据输入D输入的信号可以变为值'T，。 然后，在参考时钟信号CLK的第一个上升沿R1处，第一逻辑电路 110可以输出值"1"作为其输出Q，而输出"0"作为其输出QB，其中 该值'T，被输入作为第一逻辑电路110的数据输入D。然后，在参考 时钟信号CLK的第二个上升沿R2处，可以捕冲足到作为输出QB输 出的值"0",并且该值"0" ^皮输出作为输出Q。通过与参考时钟信号 CLK同步地捕捉和输出正作为l丈据输入D输入的信号，第一逻辑 电^各110可以产生时钟信号，其中该时钟信号的周期可以两倍于参 考时钟信号CLK的周期，并且因此第一逻辑电^各110可以输出作 为输出Q产生的时钟信号，其中该时钟信号可以是信号FOUTi。
因为第二逻辑电路120可以使用反相的参考时钟信号CLK作 为其输入CK,所以在参考时钟信号CLK的下降沿，可以捕^^到作 为其输出QB输出的信号，并且该信号可以被输出作为第二逻辑电 路120的输出Q。在参考时钟信号CLK的第一个下降沿F1处，第 二逻辑电^各120可以输出值'T，作为其输出Q,并输出"0，，作为其输 出QB,其中该值"1"—皮输入作为第二逻辑电i 各120的数据输入D。
9然后，在参考时钟信号CLK的第二个下降沿F2处，可以捕捉到作 为输出QB输出的值"O",并且该值"O"净皮输出作为输出Q。通过与 参考时钟信号CLK的下降沿同步地捕捉和^"出正作为^t据llr入D 输入的信号，第二逻辑电路120可以产生时钟信号，其中该时钟信 号的周期可以两倍于参考时钟信号CLK的周期，并且从而第二逻 辑电路120可以输出作为输出Q产生的时钟信号，其中该时钟信号 可以是信号FOUT90i。此处，第二逻辑电^各120的信号FOUT90i 可以是第一逻辑电路110的被四分之一周期延迟的信号FOUTi。
如上文所述，通过使用一个参考时钟信号，时钟信号发生器可 以产生两个时钟信号，其中每个时钟信号的频率可以是参考时钟信 号频率的一半，并且因而产生的两个时钟信号的相位差可以是时钟 信号的四分之一周期。然而，由于这种时钟信号发生器可能必须需 要复位信号，所以其可能需要能产生这种复位信号的单独电路。

发明内容
本发明实施例涉及一种时钟发生器，并进一步涉及一种四分之 一周期延迟时钟发生器，该四分之一周期延迟时钟发生器不需要使 用复位信号就可以产生延迟了四分之一周期的时钟信号。
本发明实施例涉及一种四分之一周期延迟时钟发生器，该四分 之一周期延迟时钟发生器可以不需要使用单独的复位信号和/或特 别的初始 <直:就能够正常工作。
根据本发明实施例， 一种四分之一周期延迟时钟发生器可以包 括下述中的至少一个用来产生参考时钟信号的参考时钟发生器； 第一逻辑电路，该第 一逻辑电路在参考时钟信号的上升沿捕捉输入 到其中的第 一输入信号并且输出该第 一输入信号来作为第 一输出 信号直到参考时钟信号的下一个上升沿，这里可将该第一输出信号
10反相并且输入至第 一逻辑电路作为第 一输入信号；第二逻辑电路， 该第二逻辑电路用来捕捉输入到其中的第二输入信号并输出该第 二输入信号来作为第二输出信号，这里第二逻辑电路接收来自第一 逻辑电路的第 一输出信号来作为第二输入信号。
才艮据本发明实施例， 一种四分之一周期延迟时钟发生器可以包 括下述中的至少一个用来产生参考时钟信号的参考时钟发生器； 第 一逻辑电路，该第 一逻辑电路在参考时钟信号的上升沿捕捉输入 到其中的第 一输入信号并且输出该第 一输入信号来作为第 一输出 信号直到参考时钟信号的下一个上升沿；第二逻辑电路，该第二逻 辑电路捕捉输入到其中的第二输入信号并且输出该第二输入信号 来作为第二输出信号，这里可以将第二输入信号反相然后输入给第
一逻辑电路作为第 一输入信号。
才艮据本发明实施例， 一种四分之一周期延迟时钟发生器可以包 括下述中的至少一个用来产生参考时钟信号的参考时钟发生器； 第一逻辑电路，该第一逻辑电路在参考时钟信号的上升沿捕捉输入 到其中的第 一输入信号并且输出该第 一输入信号来作为第 一输出 信号直到参考时钟信号的下一个上升沿；第二逻辑电路，该第二逻 辑电路用来接收来自第 一逻辑电路的第 一输出信号作为第二输入 信号，该第二逻辑电路捕捉输入到其中的该第二输入信号并且输出 该第二输入信号作为第二输出信号，这里可以将第二输出信号反相 然后输入给第 一逻辑电路作为第 一输入信号。
本发明实施例可以通过使用从两个逻辑电路中产生的信号而 不使用复位信号来实现四分之一周期延迟时钟发生器。据此，本发 明实施例可以除去复^H言号产生电^各，这可以筒^b电^各结构。此外， 本发明实施例可以 <吏用4氐时钟频率，因而电^各受p桑声影响可以更 小。
ii


实例图1和图2示出了时钟信号发生器的电路图和描述时钟发 生器工作的时序图。
实例图3示出了才艮据本发明实施例的四分之一周期延迟时钟发 生器的电^^图。
实例图4A到4B分别示出了描述实例图3的四分之一周期延 迟时钟发生器的工作的时序图。
实例图5示出了才艮据本发明实施例的四分之一周期延迟时钟发 生器的电路图。
实例图6A到6B分别示出了描述实例图5的四分之一周期延 迟时钟发生器的工作的时序图。
实例图7示出了才艮据本发明实施例的四分之一周期延迟时钟发 生器的电路图。
实例图8A到8B分别示出了描述实例图7的四分之一周期延 迟时钟发生器的工作的时序图。
具体实施例方式
实例图3示出了4艮据本发明实施例的四分之一周期延迟时钟发 生器的电路图。参考实例图3，根据本发明实施例的四分之一周期 延迟时钟发生器可以包括参考时钟发生器300、第一逻辑电路310、 第二逻辑电^各320和反相器312。每个第一逻辑电i 各310和第二逻 辑电路320可以在上升时钟沿的时刻输出其D输入(数据)的值并 且直到下一个上升时4中沿才可以改变llr出4直。第一逻辑电路310和第二逻辑电路320的实例可以是D触发器。根据本发明实施例，第 一逻辑电路310可以将被输出作为其输出QB的信号FOUTiB作为 数据输入D，其中信号FOUTiB可以是作为第一逻辑电路310的输 出Q输出的信号的反相信号，并且第一逻辑电路310可以接收从参 考时钟发生器300中产生的参考时钟信号CLK来作为输入CK。在 参考时钟信号CLK的上升沿，第一逻辑电i 各310可以输出信号 FOUTiB作为其IIT出Q，其中该信号FOUTiB ^皮输入作为第一逻辑 电路310的数据输入D,输出Q可以是信号FOUTi。然后，作为第 一逻辑电3各310的输出Q输出的信号FOUTi可以^皮输入作为第二 逻辑电路320的数据输入D。
才艮据本发明实施例，第二逻辑电路320可以将信号FOUTi作为 其数据输入D,其中该信号FOUT作为第一逻辑电路310的输出Q 被输出，并且第二逻辑电路320可以接收参考时钟信号CLK作为 输入CK,其中该参考时钟信号CLK可以从参考时钟发生器300中 产生并^皮反相器312反相。才艮据本发明实施例，通过使用参考时钟 信号CLK,第二逻辑电路320可以输出作为数据输入D输入的信 号FOUTi。在反相参考时钟信号CLK的下降沿，可以捕捉到作为 第 一逻辑电路310的输出Q输出的信号并将该信号作为第 一逻辑电 路310的输出Q输出，其中该信号可以是信号FOUT90i。 4艮据本发 明实施例，将参考实例图4A到图4B描述一个过程，在该过程中具 有上述结构的四分之一周期延迟时钟发生器不使用复位信号就可 以工作。参考实例图4A到图4B，作为每个第一逻辑电^各310和第 二逻辑电路320的输出Q输出的信号可以是"0"或'T，。然而，不管 这点，第一逻辑电^各310和第二逻辑电路320可以产生如下具有他 们四分之一周期的相位差的信号。
根据本发明实施例，将描述如实例图4A中所述的实例，在该 实例中作为第 一 逻辑电路310的输出Q输出的信号F OUTi是"1，，。参考时钟信号CLK可以从参考时钟发生器300中产生。反相器312 可以将参考时钟信号CLK反相以作为第二逻辑电路320的输入CK 输入。作为第二逻辑电i 各320的输入CK输入的参考时钟信号CLK 可以是反相的参考时钟信号。可以输入"0，，作为第一逻辑电3各310 的数据输入D,其中"0"可以是作为第一逻辑电^各310的输出Q输 出的信号的反相值。根据本发明实施例，在参考时钟信号CLK的 第一个上升沿R1处，第一逻辑电^各310可以输出值"0"作为l俞出Q， 并输出"l"作为输出QB,其中该值"O"被输入作为数据输入D。在参 考时钟信号CLK的第二个上升沿R2处，可以捕捉到作为第一逻辑 电路310的输出QB输出的值'T，，并且将该值'T，作为输出Q输出， 以及然后该值"l"被输入作为第二逻辑电路320的数据输入D。通过 与参考时钟信号CLK同步地捕捉和输出正作为数据输入D输入的 信号，第一逻辑电^各310可以产生时钟信号，该时钟信号的周期可 以两倍于参考时钟信号CLK的周期，并且因此可以输出作为输出Q 产生的时钟信号，其中该时钟信号可以是信号FOUTi。
才艮据本发明实施例，由于第二逻辑电^各320将反相的参考时钟 信号作为其输入CK，所以在参考时钟信号CLK的下降沿，可以捕 捉到作为数据输入D输入的信号并将该信号输出。第二逻辑电路 320可以^吏用信号FOUTi "0"，其中信号FOUTi "O，，作为第一逻辑电 路310的输出Q被输出，并且第二逻辑电路320可以在参考时钟信 号CLK的第一个下降沿Fl处4乾才足到该4言号FOUTi并将该4言号 FOUTi作为第二逻辑电路320的输出Q输出。根据本发明实施例， 在参考时钟信号CLK的第二个下降沿F2处，可以捕捉到并输出作 为第一逻辑电路310的输出Q输出的信号"l"。通过与参考时钟信 号CLK的下降沿同步地捕捉和输出信号FOUTi，其中该信号FOUTi 作为第一逻辑电路310的输出Q被输出，第二逻辑电路320可以产 生时钟信号，其中该时钟信号的周期可以两倍于参考时钟信号CLK 的周期，并且第二逻辑电^各320可以输出作为其输出Q产生的该时钟信号，其中该时钟信号可以是信号FOUT90i。才艮据本发明实施例， 第二逻辑电路320的信号FOUT90i可以是第 一逻辑电路310的四分 之一周期延迟的信号FOUTi。
才艮据本发明实施例，将描述如实例图4B中所示的实例，在该 实例中作为第一逻辑电^各310的输出Q输出的信号FOUTi是"0"。 参考时钟信号CLK可以从参考时钟发生器300中产生。反相器312 可以将参考时钟信号CLK反相并可以将其作为第二逻辑电路320 的输入CK输入。作为第二逻辑电路320的输入CK输入的参考时 钟信号可以是反相的参考时钟信号CLK。可以输入'T，作为第一逻 辑电^各310的数据输入D，其中该"l"可以是作为第一逻辑电if各310 的输出Q输出的信号的反相值。根据本发明实施例，在参考时钟信 号CLK的第一个上升沿Rl,第一逻辑电路310可以输出值"l"作为 输出Q，并可以输出"0"作为输出QB，其中该值"l"被输入作为数据 输入D。在参考时钟信号CLK的第二个上升沿R2处，可以捕捉到 作为第一逻辑电路310的输出QB输出的值"0",并将该值"0"作为 输出Q输出，并且可以将该值"0"作为第二逻辑电路320的数据输 入D输入。通过与参考时钟信号CLK同步地捕捉和输出正作为数 据输入D输入的信号，第一逻辑电^各310可以产生时钟信号，其中 该时钟信号的周期可以两倍于参考时钟信号CLK的周期，并且第 一逻辑电^各310因此可以输出作为输出Q产生的时钟信号，其中该 时^M言号可以是FOUTi，。
根据本发明实施例，由于第二逻辑电路320可以将反相的参 考时钟信号作为其输入CK，所以在参考时钟信号CLK的下降沿， 可以捕捉到和输出作为数据输入D输入的信号。第二逻辑电路320 可以4吏用作为第 一逻辑电3各310的#T出Q #T出的4言号FOUTi " 1"， 并且在参考时钟信号CLK的第一个下降沿Fl捕捉到和输出该信号 FOUTi。 4艮据本发明实施例，在参考时钟信号CLK的第二个下降沿F2处，可以捕捉到和输出作为第一逻辑电路310的输出Q输出的 信号"O"。通过与参考时钟信号CLK的下降沿同步地捕^^和^"出作 为第一逻辑电i 各310的^T出Q输出的信号FOUTi,第二逻辑电^各 320可以产生时钟信号，其中该时钟信号的周期可以两倍于参考时 钟信号CLK的周期，并第二逻辑电^各320因此输出作为其输出Q 产生的该时钟信号，其中该时钟信号可以是FOUT90i。才艮据本发明 实施例，第二逻辑电路320的信号FOUT90i可以是第一逻辑电路 310的四分之一周期延迟的信号FOUTi。
实例图5示出了才艮据本发明实施例的四分之一周期延迟时钟发 生器的电路图。参考实例图5，根据本发明实施例的四分之一周期
据本发明实施例的四分之 一 周期延迟时钟发生器可以包括参考时 钟发生器400、第一逻辑电路410、第二逻辑电路420以及反相器 412。第一逻辑电路410可以将被输出作为第二逻辑电路420的输 出QB的信号FOUT90iB作为第一逻辑电路410的数据输入D,其 中该信号FOUT90iB可以是第二逻辑电路420的输出Q的反相信 号，并且第一逻辑电路410可以接收从参考时钟发生器400中产生 的参考时钟信号CLK作为其输入CK。在参考时钟信号CLK的上 升沿，第一逻辑电路410可以输出信号FOUT90iB作为输出Q，其 中该信号FOUT90iB作为数据输入D被输入，输出Q可以是信号 FOUTi。 4艮据本发明实施例，第二逻辑电^各420可以将^皮输出作为 其输出QB的信号FOUT90iB作为凄t据输入D,其中该信号 FOUT90iB可以是其输出Q的反相信号，并且第二逻辑电路420可 以接收参考时钟信号CLK作为其输入CK,其中该时钟信号CLK 可以从参考时钟发生器400中产生并被反相器412反相。通过使用 反相的参考时钟信号CLK,第二逻辑电i 各420可以输出作为数据输 入D输入的信号FOUT90iB。在反相的参考时钟信号CLK的下降沿，第二逻辑电3各420可以输出信号作为输出Q，其中该信号作为 数据输入D被输入，该信号可以是信号FOUT90iB。
根据本发明实施例，将参考实例图6A到图6B来描述一个过程， 在该过程中具有上述结构的四分之一周期延迟时钟发生器不使用 复位信号就可以工作。参考实例图6A和图6B,作为第二逻辑电^各 420的^T出Q ^"出的^f言号可以是"0"或"l"。然而，不管这点，第二 逻辑电路420可以产生如下相比于第一逻辑电路410的输出信号被 延迟四分之一周期的时钟信号。根据本发明实施例，如实例图6A 中所述，将描述一个实例，在该实例中作为第二逻辑电路420的输 出Q输出的信号FOUT90i可以是"O"，即，作为第二逻辑电^各420 的输出QB输出的信号FOUT90旧可以是"1"。可以从参考时钟发生 器400中产生参考时钟信号CLK。可以输入值"l"来作为第一逻辑 电路410的数据输入D，其中该值"1"可以是作为第二逻辑电路420 的输出QB输出的信号FOUT90iB。在参考时钟信号CLK的第一个 上升沿Rl处，第一逻辑电路410可以捕捉和输出信号FOUT90iB 的"l"作为信号FOUTi,其中该信号FOUT90iB作为数据输入D被 输入。
才艮据本发明实施例，在参考时钟信号CLK的第一个下降沿Fl 处，第二逻辑电路420可以捕捉和输出信号作为信号FOUT90i，其 中该^皮捕捉的信号，即作为其输出QB被输出的信号FOUT90iB ， 作为其凄丈据输入D祐:输入。才艮据本发明实施例，可以重复实施上述 过牙呈。第一逻辑电路410和第二逻辑电^各420可以分别在上升沿和 下降沿处捕捉和输出信号。通过这样做，第二逻辑电路420可以产 生时钟信号，其中该时钟信号的周期可以两倍于参考时钟信号CLK 的周期，并且因此第二逻辑电路420可以输出作为其输出Q产生的 时钟信号，其中该时钟信号可以是信号FOUT90i。根据本发明实施
17例，第二逻辑电路420的信号FOUT90i可以是第一逻辑电路410 的四分之一周期延迟的信号FOUTi。
才艮据本发明实施例，如实例图6B中所示，将会描述一个实例， 在该实例中作为第二逻辑电路420的输出Q输出的信号FOUT90i 可以是"1"，即，作为第二逻辑电^各420的输出QB输出的信号 FOUT90iB可以是"0"。可以从参考时钟发生器400中产生参考时钟 信号CLK。可以输入值"0"作为第一逻辑电路410的数据输入D， 其中值"0"可以是作为第二逻辑电路420的输出QB输出的信号 FOUT90iB。在参考时钟信号CLK的第一个上升沿Rl处，第一逻 辑电路410可以捕捉和输出信号FOUT90iB的"0"作为信号FOUTi ， 其中该信号FOUT90iB作为数据输入D被输入。根据本发明实施例， 在参考时钟信号CLK的第一个下降沿Fl处，第二逻辑电路420可 以捕捉和输出信号作为信号FOUT90i,其中该被捕捉的信号，即被 输出作为其输出QB的信号FOUT90iB,作为其数据输入D被输入。 根据本发明实施例，可以重复实施上述过程。第一逻辑电路410和 第二逻辑电3各420可以分别在上升沿和下降沿处捕捉和输出信号。 通过这样估文，第二逻辑电^各420可以产生时钟信号，其中该时钟信 号的周期可以两倍于参考时钟信号CLK的周期，并且因此第二逻 辑电路420可以输出作为其输出Q产生的信号，其中该信号可以是 信号FOUT90i。根据本发明实施例，第二逻辑电^各420的信号 FOUT90i可以是第一逻辑电路410的四分之一周期延迟的信号 FOUTi。如本文所述，才艮据本发明实施例，不管可以输入"0"或'T， 作为每个第一逻辑电路410和第二逻辑电路420的数据输入D,可 以产生了具有其四分之一周期的相位差的两个时钟信号，而不需要 复位信号，即初始化过程。
实例图7示出了根据本发明实施例的四分之一周期延迟时钟发 生器的电3各图。参考实例图7,才艮据本发明实施例的四分之一周期
18发明实施例的四分之一周期延迟时钟发生器可以包括参考时钟发
生器500、第一逻辑电路510、第二逻辑电路520以及反相器512。 根据本发明实施例，第 一逻辑电路510可以将被输出作为第二逻辑 电路520的输出QB的信号FOUT90iB作为其数据输入D，其中该 信号FOUT90iB可以是第二逻辑电路520的输出Q的反相信号，并 且第 一逻辑电路510可以接收从参考时钟发生器500中产生的参考 时钟信号CLK作为输入CK。作为第一逻辑电路510的输出Q输出 的信号FOUTi可以被输入作为第二逻辑电路520的数据输入D。在 参考时钟信号CLK的上升沿处，第一逻辑电路510可以输出信号 FOUT90iB作为其IIT出Q，其中该4言号FOUT90iB作为翁:才居llr入D 被输入，该输出Q可以是信号FOUTi。根据本发明实施例，第二逻 辑电路520可以将信号FOUTi作为其数据输入D，其中信号FOUTi 净皮输出作为第一逻辑电^各510的输出Q,并且第二逻辑电^各520可 以接收参考时钟信号CLK作为其输入CK，其中该参考时钟信号 CLK可以从参考时钟发生器500中产生并被反相器512反相。根据 本发明实施例，通过使用反相的参考时钟信号CLK,第二逻辑电路 520可以输出作为数据输入D输入的信号FOUT90i。在反相参考时 钟信号CLK的下降沿处，第二逻辑电路520可以输出信号作为其 输出Q,其中该信号作为数据输入D^皮输入，该输出信号可以是信 号FOUT90i。
才艮据本发明实施例，将参考实施图8A和图8B描述一个过程， 在该过程中具有上迷结构的四分之一周期延迟时钟发生器不使用 复位信号就可以工作。参考实施图8A和8B，作为第二逻辑电路520 的输出Q输出的信号可以是"0"或"1"。然而，不管这点，第二逻辑 电路520可以产生如下相比于第 一逻辑电路510的输出信号被延迟 四分之一周期的时钟信号。根据本发明实施例，如实施图8A中所示，将描述一个实例， 在该实例中作为第二逻辑电路520的输出Q输出的信号FOUT90i 可以是'T，，即，作为第二逻辑电路520的输出QB输出的信号 FOUT90iB可以是"0"。可以从参考时钟发生器500中产生参考时钟 信号CLK。可以输入值"0，，作为第一逻辑电路510的数据输入D, 其中该值"0，，可以是作为第二逻辑电路520的输出QB输出的信号 FOUT90iB。在参考时钟信号CLK的第一个上升沿Rl处，第一逻 辑电路510可以捕捉和输出信号FOUT90iB的"0"作为信号 FOUTi,其中信号FOUT90iB作为数据输入D被输入。作为第一逻 辑电路510的输出Q输出的信号可以被输入作为第二逻辑电路520 的数据输入D。才艮据本发明实施例，在参考时钟信号CLK的第一 个下降沿Fl处，第二逻辑电^各520可以捕冲足和输出信号作为信号 FOUT90i，其中该被捕捉的信号，即作为第一逻辑电路510的输出 Q输出的信号FOUTi，作为第二逻辑电路520的数据输入D被输入。
根据本发明实施例，可以重复实施上述过程。第一逻辑电3各
510和第二逻辑电3各520可以分别在上升沿和下降沿处捕才足和ilr出
信号。通过这样做，第二逻辑电路520可以产生时钟信号，其中该 时钟信号的周期可以两倍于参考时钟信号CLK的周期，并且第二 逻辑电路520可以因此输出作为其输出Q产生的时钟信号，其中该 时钟信号可以是信号FOUT90i。根据本发明实施例，第二逻辑电路 520的信号FOUT90i可以是第一逻辑电^各510的四分之一周期延迟 的信号FOUTi。才艮据本发明实施例，如实例图8B中所示，将描述 一个实例，在该实例中作为第二逻辑电路520的输出Q输出的信号 FOUT90i可以是"0"，即，作为第二逻辑电路520的输出QB输出 的信号FOUT90iB可以是"1"。参考时钟信号CLK可以从参考时钟 发生器500中产生，并且可以输入值"1 ，，作为第 一逻辑电路510的数 据输入D,其中该值"1"可以是作为第二逻辑电路520的输出QB输 出的信号FOUT90iB。在参考时钟信号CLK的第一个上升沿Rl处，第一逻辑电路510可以捕捉和输出信号FOUT90iB的'T，作为信号 FOUTi，其中信号FOUT90iB作为数据输入D被输入。作为第一逻 辑电路510的输出Q输出的信号可以被输入作为第二逻辑电路520 的数据输入D。
才艮据本发明实施例，在参考时钟信号CLK的第一个下降沿Fl 处，第二逻辑电路520可以捕捉和输出信号作为信号FOUT90i，其 中该被捕捉的信号，即被输出作为第一逻辑电路510的输出Q的信 号FOUTi，作为第二逻辑电i 各520的凄t据输入D 一皮输入。冲艮据本发 明实施例，可以重复实施上述的过程。才艮据本发明实施例，第一逻 辑电路510和第二逻辑电路520可以分别在上升沿和下降沿处捕捉 和输出信号。通过这样做，第二逻辑电路520可以产生时钟信号， 其中该时钟信号的周期可以两倍于参考时钟信号CLK的周期，并 且第二逻辑电路520可以因此输出作为其输出Q产生的时钟信号， 其中该时钟信号可以是信号FOUT90i。根据本发明实施例，第二逻 辑电路520的信号FOUT90i可以是第 一逻辑电路510的四分之一周 期延迟的信号FOUTi。如上文，根据本发明实施例，不管"0"或"1" 可以被输入作为每个第 一逻辑电路510和第二逻辑电路520的数据 输入D,可以产生具有其四分之一周期的相位差的两个时钟信号， 而不需要复位信号，即，初始化过程。意味着，不采用用以产生复 位信号的电3各就可以实现四分之一周期延迟时钟信号发生器。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人 员可以想到多种其他修改和实施例，他们都将落入本公开的原则的 精神和范围内。更特别地，在本/>开、附图、以及所附外又利要求的
种^f务改和改变。除了纟且成部分和/或4非列方面的〗务改和改变以外，可 选的使用对本领域技术人员来说也是显而易见的选择。
权利要求
1. 一种器件，包括参考时钟发生器，用以产生参考时钟信号；第一逻辑电路，所述第一逻辑电路用来在所述参考时钟信号的上升沿捕捉输入到所述第一逻辑电路中的第一输入信号，并输出所述第一输入信号作为第一输出信号直到所述参考时钟信号的下一个上升沿，其中，所述第一输出信号被反相然后被输入给所述第一逻辑电路作为所述第一输入信号；以及第二逻辑电路，所述第二逻辑电路用来捕捉输入到所述第二逻辑电路中的第二输入信号，并且输出所述第二输入信号作为第二输出信号，其中，所述第二逻辑电路被构造用来接收来自所述第一逻辑电路的所述第一输出信号作为所述第二输入信号。
2. 根据权利要求1所述的器件，其中，所述第二逻辑电路被构造 用来在所述参考时钟信号的下降沿捕捉所述第二输入信号，并 输出所述第二输入信号作为所述第二输出信号直到所述参考 时钟信号的下 一 个下降沿。
3. 根据权利要求2所述的器件，其中，所述第一逻辑电路和所述考时钟信号的周期的两倍的输出时钟信号，并且其中，所述第 二逻辑电路的所述第二输出信号是所述第一逻辑电路的所述 第 一输出信号的四分之一周期延迟的输出信号。
4. 根据权利要求1所述的器件，进一步包括反相器，用以接收来自所述参考时钟发生器的所述参考 时钟信号并将所述参考时钟信号反相，其中，所述第二逻辑电路被构造用来在所述反相的参考 时钟信号的上升沿捕捉所述第二输入信号，并且输出所述第二 输入信号作为所述第二输出信号直到所述反相的参考时钟信 号的下一个上升沿。
5. 才艮据4又利要求4所述的器件，其中，所述第一逻辑电^各和所述 第二逻辑电路中的至少一个被构造用来产生具有周期基本上 为所述参考时钟信号的周期的两倍的输出时钟信号。
6. 根据权利要求5所述的器件，其中，所述第二逻辑电路的所述 第二输出信号包括所述第 一逻辑电路的所述第 一输出信号的 四分之一周期延迟的输出信号。
7. 根据权利要求1所述的器件，其中，所述第一逻辑电路和所述 第二逻辑电路各自包括D触发器。
8. —种器件，包括参考时钟发生器，用以产生参考时钟信号；第一逻辑电路，所述第一逻辑电路用来在所述参考时钟 信号的上升沿捕捉输入到所述第 一逻辑电路中的第 一输入信 号，并输出所述第 一输入信号作为第 一输出信号直到所述参考 时钟信号的下一个上升沿；以及第二逻辑电路，所述第二逻辑电路用来捕捉输入到所述 第二逻辑电路中的第二输入信号并输出所述第二输入信号作 为第二输出信号，其中，所述第二输出信号被反相然后被输入 给所述第 一逻辑电路作为所述第 一输入信号。
9. 根据权利要求8所述的器件，其中，所述第二逻辑电路被构造 用来在所述参考时钟信号的下降沿捕捉输入到所述第二逻辑 电路中的所述第二输入信号，并输出所述第二输入信号作为所 述第二输出信号直到所述参考时钟信号的下一个下降沿。
10. 根据权利要求9所述的器件，其中，所述第一逻辑电路和所述考时钟信号的周期的两倍的输出时钟信号，并且其中，所述第 二逻辑电路的所述第二输出信号是所述第一逻辑电路的所述 第 一输出信号的四分之一周期延迟的输出信号。
11. 根据权利要求8所述的器件，进一步包括反相器，所述反相器被构造用来接收来自所述参考时钟 发生器的所述参考时钟信号并将所述参考时钟信号反相，其中，所述第二逻辑电路被构造用来在所述反相的参考 时钟信号的上升沿捕捉输入到所述第二逻辑电路中的所述第 二输入信号，并输出所述第二输入信号作为所述第二输出信号 直到所述反相的参考时钟信号的下 一个上升沿。
12. 根据权利要求11所述的器件，其中，所述第一逻辑电路和所 述第二逻辑电路中的至少 一个被构造用来产生具有周期基本 上为所述参考时钟信号的周期的两倍的输出时钟信号。
13. 根据权利要求12所述的器件，其中，所述第二逻辑电路的所 述第二输出信号包括所述第一逻辑电路的所述第一输出信号的四分之一周期延迟的输出信号。
14. 根据权利要求8所述的器件，其中，所述第一逻辑电路和所述 第二逻辑电路各自包括D触发器。
15. —种器件，包括参考时钟发生器，用以产生参考时钟信号；第一逻辑电路，所述第一逻辑电路用来在所述参考时钟 信号的上升沿捕捉输入到所述第 一逻辑电路中的第 一输入信 号，并输出所述第一输入信号作为第一输出信号直到所述参考 时钟信号的下一个上升沿；以及第二逻辑电路，所述第二逻辑电路用来接收来自所述第 一逻辑电路的所述第 一输出信号作为第二输入信号，捕捉输入 到所述第二逻辑电路中的所述第二输入信号，并输出所述第二 输入信号作为第二输出信号，其中，所述第二输出信号被反相 然后被输入给所述第 一逻辑电路作为所述第 一输入信号。
16. 根据权利要求15所述的器件，其中，所述第二逻辑电路被构 造用来在所述参考时钟信号的下降沿捕捉输入到所述第二逻 辑电路中的所述第二输入信号，并输出所述第二输入信号作为 所述第二输出信号直到所述参考时钟信号的下一个下降沿。
17. 根据权利要求15所述的器件，进一步包括反相器，所述反相器被构造用来接收来自所述参考时钟 发生器的所述参考时钟信号并将所述参考时钟信号反相，其中，所述第二逻辑电路被构造用来在所述反相的参考 时钟信号的上升沿捕捉输入到所述第二逻辑电路中的所述第 二输入信号，并可以输出所述第二输入信号作为所述第二输出 信号直到所述反相的参考时钟信号的下 一个上升沿。
18. 根据权利要求17所述的器件，其中，所述第一逻辑电路和所 述第二逻辑电路中的至少 一个被构造用来产生具有周期基本 上为所述参考时钟信号的周期的两倍的输出时钟信号。
19. 根据权利要求18所述的器件，其中，所述第二逻辑电路的所 述第二输出信号包括所述第一逻辑电路的所述第一输出信号 的四分之一周期延迟的输出信号。
20. 根据权利要求15所述的器件，其中，所述第一逻辑电路和所 述第二逻辑电^各各自包括D触发器。
全文摘要
本发明实施例涉及一种四分之一周期延迟时钟发生器。根据本发明实施例，四分之一周期延迟时钟发生器可以包括用以产生参考时钟信号的参考时钟发生器；第一逻辑电路，该第一逻辑电路用来在参考时钟信号的上升沿捕捉输入到其中的第一输入信号并且输出第一输入信号作为第一输出信号直到参考时钟信号的下一个上升沿；第二逻辑电路，该第二逻辑电路用来捕捉输入到其中的第二输入信号并且输出第二输入信号作为第二输出信号。第一输出信号可以被反相并作为第一输入信号被输入给第一逻辑电路，并且第二逻辑电路可以接收来自第一逻辑电路的第一输出信号作为第二输入信号。
文档编号H03K5/13GK101471645SQ20081017760
公开日2009年7月1日 申请日期2008年11月17日 优先权日2007年12月26日
发明者张炳琸, 李德孝 申请人:东部高科股份有限公司