专利名称：具有保持功能的mtcmos触发器的制作方法
技术领域：
本发明的实施例涉及一种多阈值CMOS (下面称为MTCMOS)触发器。
背景技术：
随着半导体电路的工艺减小到不小于100pm的单元，减小漏电流成为比 降低动态功耗更大的问题。此外，市场上对于高性能便携式设备的需求也曰 益增加。为了满足这种产品设计和市场状况，许多公司致力于设计消耗少量 电力的半导体电路。MTCMOS技术最为广泛应用在对消耗少量电力的半导 体电路的设计上。
可以利用低阈值电压(低Vth) CMOS晶体管来设计MTCMOS电路的 核心(core)，从而提高MTCMOS电路的性能。使用高阈值电压(高Vth) CMOS晶体管的开关可以连接在该核心与功率电压之间或者该核心与实际 接地线之间。高Vth开关在MTCMOS电路的睡眠模式下关闭以减小漏电流。 应用所述核心与功率电压之间的高Vth开关被称为标头方法(header method)，如图1A所示，而应用地线与核心之间的高Vth开关被称为底脚 方法(footermethod)，如图IB所示。
例如，在图1所示的MTCMOS电路中，具有高Vth开关的标头单元 (header cell)或底脚单元(footer cell)在使用电路时被打开，从而驱动低 Vth核心来运行电路，而具有高Vth开关的标头或底脚单元在不使用电路时 关闭，从而减小电路的漏电流。具有高Vth开关的标头单元将功率电压源 Vdd连接到低Vth逻辑电路的虚拟功率电压源Vddv，而底脚单元将实际接 地Vss连接到虚拟接地Vssv。
主从结构中的触发器是可以使用MTCMOS电路的典型电路。 在传统主从结构的触发器中，如图2所示，将低Vth晶体管用于核心中，
而将高Vth晶体管用作底脚单元中的开关，从而使触发器高速运行并减小漏电流。
参照图2，主从触发器包括主锁存器(latch) 200、从锁存器250以及用 于为主锁存器200和从锁存器250的逻辑器件提供内部时钟信号的时钟信号 发生器260。逻辑器件利用底脚单元270来切换。
在主从触发器的运行期间，当时钟信号发生器260的外部时钟信号CLK 处于高电平时，高信号输出到第一信号线1，而低信号输出到第二信号线2。 因此，主锁存器200接收输入数据D，也就是待锁存的输入信号，而从锁存 器250接收先前的逻辑级(logic stage)以将其输出。
另一方面，当时钟信号发生器260的时钟信号CLK处于低电平时，低 信号输出到第一信号线1，以及高信号输出到第二信号线2。因此，主锁存 器200将先前信号锁存，而从锁存器250将从主锁存器200接收的信号锁存 并且输出先前的锁存信号作为输出信号Q。
如上所述，当以MTCMOS开关实施的触发器从正常运行模式向睡眠模 式转换时，MTCMOS开关关闭，并且触发器中存储的内容丢失或者擦除。 因此，当之后向正常运行模式的转换时，不对先前状态进行恢复(restoration)。 为了解决这些问题，可以使用延迟触发器。
图3是示出具有保持功能(retention function)的传统主从触发器的电路图。
参照图3，具有保持功能的传统主从触发器可以另外包括保持锁存器 300，用于在图2的主从锁存触发器转换到睡眠模式时维持数据。当主从锁 存触发器转换到睡眠模式时，将电力持续地供应给保持锁存器300。
具有保持功能的传统主从触发器在将从锁存器250的值存储在保持锁存 器300中之后转换到睡眠模式。因此，尽管主锁存器200的数据丢失，但是 由于保持锁存器300的电力被持续地供应，因此维持了存储在保持锁存器300 中的数据。当主从触发器转换到正常运行模式时，保持锁存器300的数据被 发送到从锁存器250以将其重新存储为初始状态。
具有保持功能的传统主从触发器包括控制信号发生器310，用于产生待
施加到MTCMOS器件的控制信号，用以在睡眠模式或者待机状态下将从锁 存器250和保持锁存器300相互连接。控制信号可包括由控制信号发生器310 产生的信号a和b以及由保持信号发生器320产生的控制信号c和d。具有 保持功能的传统主从触发器也可以包括用于产生时钟信号的时钟信号发生 器260。
发明内容
如上所述，具有保持功能的传统主从触发器必须产生各种控制信号来实 现保持功能，并且具有根据控制信号进行各种控制的逻辑负载(logic burden)。
通常，本发明的示例实施例涉及一种具有保持功能的MTCMOS触发器， 其能够在睡眠模式下产生睡眠控制信号，以及基于保持信号和外部时钟信号 产生内部时钟信号以实现保持功能。
根据第一实施例，提供一种具有保持功能的MTCMOS触发器，包括 信号发生器，适用于根据保持信号和外部时钟信号的变化而输出内部时钟信 号或者睡眠模式控制信号；主锁存器，适用于根据该内部时钟信号将输入信 号锁存以及输出主锁存器输出信号；以及从锁存器，连接到实际接地，并且 适用于在该内部时钟信号的控制下锁存该主锁存器信号、输出从锁存器输出 信号，以及在睡眠模式下在睡眠模式控制信号的控制下维持所锁存的信号。
根据第二实施例，提供一种具有保持功能的MTCMOS触发器，包括 信号发生器，适用于根据保持信号和外部时钟信号中的变化来输出内部时钟 信号或者睡眠模式控制信号；主锁存器，适用于根据该内部时钟信号来锁存 输入信号、输出主锁存器输出信号，以及根据外部复位信号输出低信号；以 及从锁存器，连接到实际接地，并且适用于在该内部时钟信号的控制下锁存 该主锁存器信号、输出从锁存器输出信号，在该保持控制信号的控制下维持 所锁存的信号，以及在睡眠模式下根据该复位信号输出均匀的输出信号。
根据本发明的实施例，睡眠模式和正常操作模式所需的信号可以使用 NAND门和反相器来提供，在该NAND门中外部时钟信号和保持信号被用 作输入，从而可以在高速下运行MTCMOS触发器，以减小漏电流，并在睡 眠模式下实现保持功能。
这里提供的概要说明是为了以简化形式引入在以下详细说明中进一步 描述的概念选择。这里的概要说明不是用来确定要求保护主题的关键特征或 者必要特性，也不是用于协助确定要求保护主题的范围。
在以下的说明书中将阐述附加的特征，并且其中部分从说明书来看是明 显的或者可以通过在此教导的实施来获得。本发明的特征可以通过在随附权 利要求书中特别指出的设备和组合来实现和获得。根据以下的说明和随附的 权利要求本发明的特征将变得更充分明显，或者可以通过在下文提出的本发 明的实施来获得。
根据以下结合附图给出的示例实施例的说明，本发明的示例实施例的方 案将变得明显。在附图中
图1A和图1B示出传统标头单元结构和传统底脚单元结构。
图2为示出传统MTCMOS触发器的电路图。 图3为示出具有保持功能的传统MTCMOS触发器的电路图。 图4为示出根据本发明实施例的具有保持功能的MTCMOS触发器的电 路图。
图5示出根据本发明实施例的施加到主锁存器的底脚单元。 图6示出根据本发明实施例的信号发生器的内部电路。 图7示出根据本发明另一实施例的具有保持功能的MTCMOS触发器的 电路。
图8示出根据本发明实施例在正常和睡眠模式操作期间输出的信号。
具体实施例方式
在以下实施例的详细说明中参考了附图，附图通过举例说明的方式示出 了本发明的特定实施例。在附图中，几幅视图中相同的标号表示基本类似的 元件。对这些实施例进行充分详细的描述，以使本领域的普通技术人员能够 实施本发明。在不脱离本发明范围的情况下可以利用其它实施例，也可以进 行结构上、逻辑上和电学上的改变。此外，应该理解尽管本发明的各个实施 例是不同的，但不是必然地相互排斥。例如， 一个实施例中描述的特定特征、
结构或者特性可以包含在其它实施例中。而且，当判断对已知结构或功能的 详细描述会混淆人们的理解时，则将省略该详细描述。因此，以下的详细说 明不是限定性质的，本发明的范围仅由随附权利要求以及等同于授权的权利 要求的全部范围所限定。
根据本发明的实施例，睡眠模式控制信号和内部时钟信号可以利用
NAND门和反相器产生，并且从锁存器可以连接到实际接地，从而利用处于
睡眠模式的从锁存器来执行保持功能。
图4是示出根据第一实施例的具有保持功能的示范性MTCMOS触发器 的电路图。图5示出在示范性MTCMOS触发器中可以施加到主锁存器的底 脚单元。图6示出在示范性MTCMOS触发器中的信号发生器的内部电路。
参照图4，示范性MCMOS触发器电路可以包括主锁存器400、从锁存 器420以及信号发生器440。主锁存器400可以包括以低Vth驱动的多个逻 辑器件，它们通过图5中所示的底脚单元连接到实际接地线。底脚单元可以 以高Vth驱动。该从锁存器420可以包括以低Vth驱动的多个逻辑器件，它 们接地至实际接地线(即不通过底脚单元)。信号发生器440适于使用外部 时钟信号和保持信号作为输入而输出内部时钟信号或者睡眠模式控制信号。
信号发生器440可以根据外部时钟信号CLK和保持信号RT产生内部时 钟信号(包括反相内部时钟信号和内部时钟信号)，并且可以将产生的内部 时钟信号输出到第一信号线和第二信号线。通过第一信号线和第二信号线输 出的反相内部时钟信号和内部时钟信号可以由主锁存器400和从锁存器420 的逻辑器件接收，以控制逻辑器件的打开和关闭。
信号发生器440可以包括NAND门442，用以接收外部时钟信号CLK 和保持信号RT作为输入，并且可以包括反相器444，用以将NAND门442 的输出反相。NAND门442的输出可以对应于第二信号线，而反相器444的 输出可以对应于第一信号线。
如图6所示，信号发生器440的NAND门442可以包括第一和第二 NMOS晶体管NM1和NM2以及第一和第二 PMOS晶体管PM1和PM2，其 中外部时钟信号CLK和保持信号RT输入到第一和第二 NMOS晶体管NM1 和NM2，并且外部时钟信号CLK和保持信号RT输入到第一和第二 PMOS 晶体管PM1和PM2。反相器444可以包括第三PMOS晶体管PM3和第三
NMOS晶体管NM3。第一和第二 NMOS晶体管NM1和NM2可以相互并联 连接，从而将电源施加到第一和第二 NMOS晶体管NM1和NM2每一个的 一端，并且第一和第二 NMOS晶体管NM1和NM2每一个的另一端连接到 节点N5。第一和第二 PMOS晶体管PM1和PM2可以相互串联连接，从而 将实际接地施加到串联连接的PMOS晶体管PM1和PM2的一端，并且将串 联连接的PMOS晶体管PM1和PM2的另一端连接到节点N5。通过节点N5 输出的信号可以对应于信号发生器440的第二信号线。通过节点N5输出的 信号也可以输入到反相器444的第三NMOS晶体管NM3和第三PMOS晶体 管PM3，以使其被反相并在信号发生器440的第一信号线上输出。
在操作的正常模式期间，输入到信号发生器440的保持信号可以设定为 高电平，从而MTCMOS触发器的主锁存器400和从锁存器420根据外部时 钟信号CLK的变化而正常运行。
此外，在睡眠模式期间，可以将保持信号RT设定为低电平，并且可以 将连接到主锁存器400的逻辑器件的底脚单元关闭。因此，信号发生器440 将低信号(即0)输出到第一信号线，并且将高信号(即1)输出到第二信 号线，而与外部时钟信号CLK的输入无关。
主锁存器400可以包括锁存器门402和主锁存器电路404。锁存器门402 可以包括传输门TG41，用于在分别通过信号发生器440的第一和第二信号 线输入的内部时钟信号和反相内部时钟信号的控制下，将输入信号D传输到 第一节点Nl。主锁存器电路404可以接收主锁存器门402的输出信号以将 接收的输出信号输出到第二节点N2。
主锁存器电路404可以包括反相器INV41、反相器INV42以及传输门 TG42。反相器INV41适用于接收第一节点N1的输出信号并将其反相，以将 反相的输出信号输出到第二节点N2。反相器INV42适用于接收第二节点N2 的信号并将其反相。传输门TG42适用于在内部时钟信号和反相时钟信号的 控制下接收反相器INV42的输出信号，以将接收的输出信号传输到第一节点 Nl。
主锁存器400中的传输门TG41和TG42以及反相器INV41和INV42中
的一个或者更多个可以连接到底脚单元，以接地至实际接地。底脚单元可以 通过待机信号STB、例如低电压信号在睡眠模式下关闭，以断开虚拟接地与
实际接地之间的连接，从而使传输门TG41和TG42的低Vth晶体管浮置。 从锁存器420可以包括从锁存器门422，该从锁存器门422包括传输门 TG43，用于在内部时钟信号和反相内部时钟信号的控制下接收第二节点N2 的信号。传输门TG43可以将从节点N2接收的信号传输到从锁存器电路424 中的第三节点N3。从锁存器电路424可以接收和锁存从锁存器门422的输 出信号，以将锁存的输出信号输出到第四节点N4。
从锁存器电路424可以包括反相器INV43、反相器INV44以及传输门 TG44。反相器INV43适用于接收第三节点N3的信号并将其反相，以及将所 反相的信号输出到第四节点N4。反相器INV44适用于接收第四节点N4的 信号并将其反相。传输门TG44适用于在内部时钟信号和反相内部时钟信号 的控制下接收反相器INV44的输出信号，以将接收的输出信号传输到第三节 点N3。
为了在睡眠模式下执行保持功能，从锁存器420中的低Vth晶体管可以 连接到实际接地。也就是说，由于在睡眠模式下将保持信号RT设定为低电 平，因此将低信号输出到第一信号线并且将高信号输出到第二信号线，而与 外部时钟信号CLK无关。因此，由于传输门TG44被打开，从而该从锁存器 422维持其当前状态(即，保持状态)。另一方面，由于在睡眠模式下施加 到主锁存器400的底脚单元的待机信号STB被转换为低信号，从而关闭了底 脚单元，因此传输门TG41和TG42中的低Vth晶体管被浮置，使得主锁存 器400不运行，进而减少主锁存器400的漏电流。
下面将描述具有上述结构的触发器电路的操作过程。首先描述在正常操 作模式下转换触发器的数据的过程，然后描述睡眠模式过程。
在正常操作模式下，由于将睡眠模式控制信号设定为高电平，因此信号 发生器440的输出、即第一和第二信号线的输出信号被外部时钟信号CLK 改变。当外部时钟信号处于低电平时，由于第一信号线的输出信号处于低电 平，而第二信号线的输出信号处于高电平，则传输门TG41和TG44被打开 而传输门TG42和TG43被关闭。因此仅仅将输入数据D的变化传输至主锁 存器400的第二节点，并且由所述从锁存器420锁存先前状态的数据值，并 从该从锁存器420输出先前状态的数据值。当外部时钟信号CLK被转换为 高电平时，由于第一信号线的输出信号处于高电平而第二信号线的输出信号
处于低电平，则传输门TG41和TG44被关闭而传输门TG42和TG43被打开， 从而主锁存器400将第二节点N2在外部时钟信号CLK被转换为高电平之前 的信号锁存，并通过传输门TG43和反相器INV43输出作为触发器的输出数 据Q。
另一方面，在睡眠模式下，主锁存器400不运行，这是因为施加到底脚 单元的保持信号RT和待机信号STB在此时分别被转换为低电平。特别地， 由于保持信号RT为低，因此低信号输出至第一信号线而高信号输出至第二 信号线，而与外部时钟信号无关。此外，当待机信号STB转换到低电平时， 关闭连接到主锁存器400的传输门TG41、 TG42和反相器INV41、 INV42的 底脚单元，从而主锁存器400实际上不运行。
此外，由于该从锁存器420的传输门TG43和TG44中的低Vth晶体管 以及反相器INV43和INV44连接到实际接地，因此从锁存器420的传输门 TG43和TG44以及反相器INV43和INV44在不受待机信号STB影响的情况 下运行。也就是说，根据自第一和第二信号线输出的输出信号，打开传输门 TG44并且关闭传输门TG43，以维持先前状态(即，保持状态)。
图7示出根据另一实施例的具有保持功能的MTCMOS触发器的电路。
参照图7， MTCMOS触发器电路可以利用图6所示的信号发生器在睡眠 模式下和正常操作模式下控制主锁存器700和从锁存器720，并且可以在复 位信号RD请求复位时将输出信号Q固定在高电平。
因此，施加有复位信号RD的第一 NAND门NG1可以取代图4所示的 主锁存器400的反相器INV42而设置在主锁存器700中。类似于反相器 INV42，第一NAND门NG1可以连接到底脚单元，以接地至实际接地，并 且可以使用第二节点N2的信号和复位信号RD作为输入运行。
此外，施加有复位信号RD的第二 NAND门NG2可以取代图4所示的 从锁存器420的反相器INV43而设置在从锁存器720中。第二 NAND门NG2 可以连接到实际接地，并且可以使用第三节点N3的信号和复位信号RD作 为输入运行。
在正常操作模式下，复位信号RD可以设定为高电平，并且在复位操作 模式下可以转换为低电平。
也就是说，在正常操作模式下，当复位信号RD处于高电平时，第一NAND门NG1将第二节点N2的输出信号反相并输出，而第二 NAND门NG2 将第三节点N3的信号反相，以将所反相的信号输出到第四节点N4。
在复位操作模式下，另一方面，复位信号RD处于低电平。因此，第二 NAND门NG2输出高信号，即信号1，以作为输出信号Q，而与第三节点 N3的信号无关。
如图8所示，在根据上述示范性结构实施的触发器中，须注意该输出信 号Q维持先前状态，而与睡眠模式周期T中输入信号的变化无关，并且在正 常操作模式期间该输出信号Q根据输入信号的变化而改变。
尽管结合优选实施例描述了本发明，但是对于本领域中的普通技术人员 而言显而易见的是，在不脱离本发明由随附权利要求书限定的范围的情况下 可以做出各种改变和修改。
权利要求
1. 一种MTCMOS触发器，包括信号发生器，适用于根据保持信号和外部时钟信号的变化来输出内部时钟信号或者睡眠模式控制信号；主锁存器，适用于根据该内部时钟信号来锁存输入信号以及输出主锁存器输出信号；以及从锁存器，连接到实际接地，并且适用于在该内部时钟信号的控制下锁存该主锁存器信号、输出从锁存器输出信号，以及在睡眠模式下、在睡眠模式控制信号的控制下维持所锁存的信号。
2. 根据权利要求l所述的MTCMOS触发器，其中该信号发生器包括 NAND门，使用该保持信号和该外部时钟信号作为输入；以及 反相器，用于将该NAND门的输出信号反相。
3. 根据权利要求2所述的MTCMOS触发器，其中该内部时钟信号和该 睡眠模式控制信号中至少之一是该NAND门和该反相器中至少之一的输出。
4. 根据权利要求2所述的MTCMOS触发器，其中该NAND门包括并 联连接的两个NMOS晶体管，所述两个NMOS晶体管与两个串联连接的 PMOS晶体管串联连接，并且该外部时钟信号和该保持信号被施加到所述 PMOS晶体管和所述NMOS晶体管。
5. 根据权利要求1所述的MTCMOS触发器，其中该主锁存器包括 主锁存器门，在该内部时钟信号的控制下打开或关闭，以将该输入信号输出到第一节点；第一反相器，适用于将该第一节点的信号反相，以将所反相的信号输出 到第二接点；第二反相器，适用于接收该第二节点的信号，以将所接收的信号反相；以及第一传输门，适用于在该内部时钟信号的控制下将该第二反相器的信号 输出到该第一节点，其中，该主锁存器门、该第一反相器、该第二反相器以及该传输门被在 睡眠模式下关闭的底脚单元浮置。
6. 根据权利要求5所述的MTCM0S触发器，其中该从锁存器包括 从锁存器门，适用于在该内部时钟信号的控制下将该第二节点的信号传 输到第三节点，或者根据该睡眠模式控制信号而关闭该从锁存器门；第三反相器，适用于接收该第三节点的信号并将其反相，以将所反相的信号输出到第四节点；第四反相器，适用于接收该第四节点的信号并将其反相；以及 第二传输门，适用于在该内部时钟信号或者该保持控制信号的控制下将该第四反相器的信号输出到该第三节点，其中，该从锁存器门、该第三反相器、该第四反相器以及该第二传输门连接到实际接地。
7. —种MTCMOS触发器，包括信号发生器，适用于根据保持信号和外部时钟信号中的变化而输出内部 时钟信号或者睡眠模式控制信号；主锁存器，适用于根据该内部时钟信号将输入信号锁存、输出主锁存器 输出信号，以及根据外部复位信号输出低信号；以及从锁存器，连接到实际接地，并且适用于在该内部时钟信号的控制下将 该主锁存器信号锁存、输出从锁存器输出信号，在该保持控制信号的控制下 维持所锁存的信号，以及在睡眠模式下根据该复位信号输出均匀的输出信号
8. 根据权利要求7所述的MTCMOS触发器，其中该信号发生器包括 NAND门，使用该保持信号和该外部时钟信号作为输入；以及 反相器，用于将该NAND门的输出信号反相。
9. 根据权利要求8所述的MTCMOS触发器，其中该内部时钟信号和该 睡眠模式控制信号中至少之一是该NAND门和该反相器中至少之一的输出。
10. 根据权利要求8所述的MTCMOS触发器，其中该NAND门包括并 联连接的两个NMOS晶体管，所述两个NMOS晶体管与两个串联连接的 PMOS晶体管串联连接，并且该外部时钟信号和该保持信号被施加到所述 PMOS晶体管和NMOS晶体管。
11. 根据权利要求7所述的MTCMOS触发器，其中该主锁存器包括 主锁存器门，在该内部时钟信号的控制下打开或关闭，以将该输入信号输出到第一节点； 第一反相器，适用于将该第一节点的信号反相，以将所反相的信号输出 到第二接点；第一NAND门，适用于将该第二节点的信号反相，或者使用该第二节点 的信号和该复位信号作为输入来输出高信号；以及第一传输门，适用于在该内部时钟信号的控制下，将该第一NAND门的 信号输出到该第一节点，其中，该主锁存器门、该第一反相器、该第一 NAND门以及该第一传输 门被在睡眠模式下关闭的底脚单元浮置。
12. 根据权利要求11所述的MTCMOS触发器，其中该从锁存器包括 从锁存器门，适用于在该内部时钟信号的控制下将该第二节点的信号传输到第三节点，或者根据该保持控制信号而关闭该从锁存器门；第二NAND门，适用于将该第三节点的信号反相，以将所反相的信号输出到第四节点，或者使用该第三节点的信号和该复位信号作为输入来输出作为输出信号的高信号；第二反相器，适用于接收该第四节点的信号并将其反相；以及 第二传输门，适用于在该内部时钟信号或者该保持控制信号的控制下将该第二反相器的信号输出到该第三节点，其中，该从锁存器门、该第二反相器、该第二NAND门以及该第二传输门在该睡眠模式下连接到实际接地。
13. 根据权利要求1所述的MTCMOS触发器，其中该主锁存器连接到 虚拟接地，该虚拟接地根据该睡眠模式控制信号可切换地连接到该实际接 地。
14. 根据权利要求7所述的MTCMOS触发器，其中该主锁存器连接到 虚拟接地，该虚拟接地根据该睡眠模式控制信号可切换地连接到该实际接 地。
全文摘要
本发明提供一种具有保持功能的MTCMOS触发器，其构成为在实现睡眠模式下的延迟功能的同时在高速下运行和减小漏电流。该MTCMOS触发器包括信号发生器，适用于根据延迟信号和外部时钟信号的变化而输出内部时钟信号或者睡眠模式控制信号；主锁存器，适用于根据该内部时钟信号将输入信号锁存以及输出主锁存器输出信号；以及从锁存器，连接到实际接地，并且适用于在该内部时钟信号的控制下将该主锁存器信号锁存、输出从锁存器输出信号，以及在睡眠模式下在睡眠模式控制信号的控制下维持所锁存的信号。本发明能够而减小漏电流以及实现保持功能。
文档编号H03K3/012GK101388658SQ200810213828
公开日2009年3月18日 申请日期2008年9月11日 优先权日2007年9月11日
发明者李载准 申请人:东部高科股份有限公司