具有低时钟功率的触发器的制造方法
【技术领域】
[0001] 本公开的实施例涉及集成电路中的具有低时钟功率的触发器。
【背景技术】
[0002] 由于集成电路（IC)的持续发展，触发器对任何电路设计的功率的很大一部分做 出了贡献。IC中消耗功率的各个单元是逻辑实现、触发器、RAM、时钟树和集成时钟门控 (ICG)单元。各个单元的功耗比较如下；在典型的设计中，逻辑实现消耗全部功率的29%、 触发器27%、RAM18%、时钟树16%和ICGlO%。在数字设计中，触发器形成数字子芯片的 20-40 %〇
[0003] 触发器内部的大部分功率由接收时钟输入的晶体管消耗，这是由于数据活动因素 通常低得多。不管数据是否在每个周期改变，接收时钟输入的晶体管保持在每个时钟周期 切换。因此，明显的是，由于晶体管计数减少，触发器所消耗的功率也能够减少。此外，触发 器中的时钟功率对于总体数字功耗而言是关键的。时钟功耗是由于各个时钟阶段的冗长同 步以及触发器内的这些时钟信号的路由导致的。明显的是，触发器面积的减少将直接改善 总体数字功耗。
【发明内容】
[0004] 本
【发明内容】
被提供以符合37C. F. R. § 1. 73,要求本发明的
【发明内容】
简要地指示本 发明的性质和本质。本
【发明内容】
是通过以下理解提交的：本
【发明内容】
将不用于解释或限制 权利要求书的范围或含义。
[0005] 实施例提供了一种触发器。该触发器包括三态反相器，该三态反相器接收触发器 输入和时钟输入。主锁存器耦合到该三态反相器的输出端并且向该三态反相器提供控制信 号。该控制信号激活该三态反相器。从锁存器接收该主锁存器的输出和该控制信号。输出 反相器耦合到该从锁存器的输出端并且生成触发器输出。
[0006] 在以下附图和【具体实施方式】中提供其他方面和示例实施例。
【附图说明】
[0007] 图1示出了触发器的示意图；
[0008] 图2示出了根据实施例的触发器的示意图；
[0009] 图3示出了根据实施例的触发器的晶体管级别实施方式的示意图；
[0010] 图4示出了根据实施例的触发器的示意图；
[0011] 图5示出了根据实施例的触发器的晶体管级别实施方式的示意图；
[0012] 图6示出了根据实施例的扫描触发器的示意图；以及
[0013] 图7示出了根据该实施例的装置的示意图。
【具体实施方式】
[0014] 图1示出了触发器100的示意图。触发器100接收触发器输入D 155、时钟输入 CLK 160和反相时钟输入CLKZ 165。三态反相器105耦合到主锁存器110。在三态反相器 115处接收主锁存器110的输出。从锁存器125耦合到三态反相器115。使用两个背靠背 反相器实现主锁存器110和从锁存器125。
[0015] 背靠背反相器主锁存器110中反相器IlOa和三态反相器IlOb从锁存器125中反 相器125a和三态反相器125b。从锁存器125的输出等于三态反相器115的输出。在数据 反相器130处接收从锁存器125的输出。数据反相器130生成触发器输出Q 180。反相器 135接收时钟输入CLK160以便生成反相时钟输入CLKZ 165。
[0016] 现在解释在图1中示出的触发器的操作。使用PMOS和NMOS晶体管实现触发器 100。使用耦合到三态反相器115的主锁存器110和从锁存器125存储触发器输入155。从 锁存器125的输出由数据反相器130反相以便生成触发器输出Q 180。触发器100内部的 大部分功率由接收时钟输入CLK 160和反相时钟输入CLKZ 165的晶体管消耗。不管触发 器输入155是否存在变化，接收时钟输入CLK 160和反相时钟输入CLKZ 165的晶体管每个 时钟周期切换。
[0017] 在触发器100中，在触发器100、主锁存器110的三态反相器110b、三态反相器115 和从锁存器125的三态反相器125b的输入端处接收时钟输入CLK 160和反相时钟输入 CLKZ 165。因此，存在接收时钟输入CLK160或者反相时钟输入CLKZ 165的总共十个晶体 管。因此，明显的是，由于晶体管尤其是时钟晶体管的数量减少，触发器100所消耗的功率 也能够减少。此外，时钟输入CLK 160和反相时钟输入CLKZ 165的恒定切换致使大量的栅 电容充电和放电。
[0018] 由于晶体管的数量减少，触发器100所消耗的大量的功率能够减少。此外，触发器 100中的时钟功率对于总体数字功耗而言是关键的。时钟功耗是由于各个时钟阶段的冗长 同步以及触发器100内的这些时钟信号的路由导致的。于是，触发器100必须与时钟输入 CLK 160对齐，从而产生功率高效的设计。
[0019] 图2示出了根据实施例的触发器200的示意图。触发器200包括三态反相器205、 主锁存器220、从锁存器240和输出反相器250。三态反相器205接收触发器输入（D) 202 和时钟输入CLK 204。主锁存器220耦合到三态反相器205的输出。主锁存器220包括接 收三态反相器205的该输出的节点'A'。节点'A'耦合到反相逻辑门206。反相逻辑门206 接收三态反相器205的该输出以及时钟输入CLK 204。
[0020] 反相逻辑门206的输出是主锁存器220的输出。节点'B'接收该主锁存器的输 出。主锁存器220的该输出是控制信号（CNT) 207。控制信号（CNT) 207被提供给三态反相 器205。主锁存器220包括耦合到节点'A'的主反相器208并且接收三态反相器205的该 输出。主反相器208生成第一反相输出N1212。主锁存器220包括主半三态反相器210。主 半三态反相器210包括第三PMOS晶体管214。第三PMOS晶体管214的栅极端子耦合到节 点 'B'。
[0021 ] 第三NMOS晶体管216耦合到第三PMOS晶体管214的漏极端子。第三PMOS晶体 管214的该漏极端子耦合到节点'A'并且接收三态反相器205的该输出。该第三NMOS晶体 管的栅极端子接收时钟输入CLK 204。第四NMOS晶体管218耦合到第三NMOS晶体管216 的源极端子。第四NMOS晶体管218的栅极端子耦合到主反相器208并且接收第一反相输 出 N1212。
[0022] 第四NMOS晶体管218的该源极端子和第三PMOS晶体管214的源极端子分别耦合 到接地端子和电源端子（VJ。从锁存器240接收主锁存器220的该输出。从锁存器240耦 合到节点'B'。从锁存器240包括接收主锁存器220的该输出的从半三态反相器222。
[0023] 从半三态反相器222在从路径225上生成从锁存器240的输出。从锁存器240中 的第一从反相器224通过从路径225耦合到从半三态反相器222。从锁存器240还包括耦 合到第一从反相器224的从三态反相器226。从三态反相器226还接收时钟输入CLK 204 和控制信号（CNT) 207。从三态反相器226的输出耦合到从路径225上的节点'C'。
[0024] 从半三态反相器222包括第七PMOS晶体管222pl。第七PMOS晶体管222pl的栅极 端子接收主锁存器220的该输出。第七NMOS晶体管222nl耦合到第七PMOS晶体管222pl 的漏极端子。第七NMOS晶体管222nl的栅极端子接收时钟输入CLK 204。
[0025] 第八NMOS晶体管222n2耦合到第七NMOS晶体管222nl的源极端子。第八NMOS 晶体管222n2的栅极端子接收第一反相输出N1212。第七PMOS晶体管222pl的该漏极端 子耦合到第七NMOS晶体管222nl的漏极端子以便在从路径225上生成从锁存器240的该 输出。第七PMOS晶体管222pl的源极端子耦合到该电源端子（V dd)并且第八NMOS晶体管 222n2的源极端子耦合到该接地端子。
[0026] 输出反相器250親合到从锁存器240的该输出并且生成触发器输出Q 252。输出 反相器250耦合到从锁存器240中的从路径225。在一个示例中，主锁存器220和从锁存器 240被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器 220和从锁存器240中的比特/位值清零。该预设信号将存储在主锁存器220和从锁存器 240中的比特值设置为预定义的值。触发器200可包括本领域技术人员已知的一个或更多 个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
[0027] 现在解释在图2中示出的触发器200的操作。在一个示例中，触发器200是正边 沿触发的触发器。三态反相器205将触发器输入D 202反相以便生成三态反相器205的该 输出。节点'A'接收三态反相器205的该输出。反相逻辑门206接收时钟输入CLK 204和 三态反相器205的该输出并且生成控制信号（CNT) 207。
[0028] 在一个实施例中，该反相逻辑门是与非门。在另一个实施例中，当触发器200是正 边沿触发的触发器时，反相逻辑门206是与非门，而当触发器200是负边沿触发的触发器 时，反相逻辑门206是或非门。三态反相器205接收控制信号（CNT) 207。控制信号（CNT) 207 激活三态反相器205。在一个示例中，在接收到控制信号（CNT) 207和时钟输入CLK 204的 确定相时，三态反相器205被激活。
[0029] 在一个版本中，当时钟输入CLK 204在正边沿触发的触发器中处于逻辑'0'时，控 制信号（CNT) 207和时钟输入CLK 204激活三态反相器205,从而使得三态反相器205的该 输出是触发器输入D 202的反相。主反相器208接收三态反相器205的该输出并且生成第 一反相输出N1212。
[0030] 从锁存器240从主锁存器220接收控制信号（CNT) 207。从半三态反相器222从主 锁存器220接收控制信号（CNT) 207并且在从路径225上生成从锁存器240的该输出。第 一从反相器224自从半三态反相器222接收从锁存器240的该输出并且生成反馈信号。从 三态反相器226接收该反馈信号、时钟输入CLK 204和控制信号（CNT) 207。从路径225上 的从锁存器240的该输出在两个版本中独立于时钟输入CLK 204。第一个版本是触发器输 入D 202对于正边沿触发的触发器处于逻辑'0'时而第二个版本是当触发器输入D 202对 于负边沿触发的触发器处于逻辑'1'时。输出反相器250将从锁存器240的该输出反相以 便生成触发器输出Q 252。在稳态下，触发器输出Q 252等于触发器输入D 202。
[0031] 现在借助逻辑状态解释触发器200的操作。在第一状态下，时钟输入CLK 204处 于逻辑'0'而触发器输入D 202处于逻辑'0'。三态反相器205的该输出处于逻辑'1'， 即，节点'A'处于逻辑'1'。当触发器200是正边沿触发的触发器时，反相逻辑门206是与 非门。因此，节点'B'处于逻辑'l'，即，反相逻辑门206所生成的控制信号（CNT) 207处于 逻辑'1'。
[0032] 控制信号（CNT) 207和时钟输入CLK 204激活三态反相器205。节点'B'处的逻 辑'1'使第三POMS晶体管214不起作用。由于时钟输入CLK 204处于逻辑'0'，因此第三 NMOS晶体管216不起作用。同样，主反相器208所生成的第一反相输出N1212处于使第四 NMOS晶体管218不起作用的逻辑'0'。
[0033] 从锁存器240耦合到节点'B'。假设触发器输出Q 252的初始值是逻辑'1'。因 此，第一从反相器224所生成的反馈信号处于逻辑'1'。因为时钟输入CLK 204处于逻辑 '0'而控制信号（CNT) 207处于逻辑'1'，从三态反相器226被激活。于是，从三态反相器 226所生成的从锁存器240的该输出处于逻辑'0'。因此，节点'C'处于逻辑'0'。输出反 相器250从节点'C'接收逻辑'0'并且因此触发器输出Q 252继续处于逻辑'1'。
[0034] 第一从反相器224耦合到从路径225并且因此生成处于逻辑'1'的反馈信号。反 馈信号处于逻辑'1'并且节点'B'处于逻辑'1'。节点'B'处的逻辑'1'使第七PMOS晶体 管222pl不起作用，并且由于时钟输入CLK 204处于逻辑'0'，第七NMOS晶体管222nl也不 起作用。从半三态反相器222输出不驱动节点'C'并且因此维持在逻辑'0'。因此，从锁存 器240的输出处不存在逻辑歧义。节点'C'继续处于逻辑'0'。因此