存器340的输出端并且生成触发器输出Q 352。输出反相器350親合到从锁存器 340中的从路径325。
[0059] 输出反相器350包括PMOS晶体管350pl和NMOS晶体管350nl。PMOS晶体管350pl 的栅极端子和NMOS晶体管350nl的栅极端子被配置成用于接收从锁存器340的该输出。 PMOS晶体管350pl的源极端子耦合到该电源端子（VJ并且NMOS晶体管350nl的源极端 子耦合到该接地端子。
[0060] PMOS晶体管350pl的漏极端子和NMOS晶体管350nl的漏极端子耦合以便生成触 发器输出Q 352。在一个示例中，主锁存器320和从锁存器340被配置成用于接收清零信号 和预设信号中的至少一个。该清零信号将存储在主锁存器320和从锁存器340中的比特值 清零。该预设信号将存储在主锁存器320和从锁存器340中的比特值设置为预定义的值。 触发器300的操作类似于触发器200的操作并且因此为了简明本描述而不在此进行解释。 [0061 ] 图4示出了根据实施例的触发器400的示意图。触发器400包括三态反相器405、 主锁存器420、从锁存器440和输出反相器450。三态反相器405接收触发器输入（D) 402 和时钟输入CLK 404。主锁存器420耦合到三态反相器405的输出端。主锁存器420包括 接收三态反相器405的输出的节点'A'。节点'A'耦合到反相逻辑门406。反相逻辑门406 接收三态反相器405的该输出以及时钟输入CLK 404。
[0062] 反相逻辑门406的输出是主锁存器420的输出。节点'B'接收该主锁存器的输 出。主锁存器420的该输出是控制信号（CNT) 407。控制信号（CNT) 407被提供给三态反相 器405。主锁存器420包括耦合到节点'A'的主反相器408并且接收三态反相器405的该 输出。主反相器408生成第一反相输出N1412。主锁存器420包括主半三态反相器410。主 半三态反相器410包括第三NMOS晶体管414。第三NMOS晶体管414的栅极端子耦合到节 点 'B'。
[0063] 第四PMOS晶体管418耦合到第三NMOS晶体管414的漏极端子。第四PMOS晶体 管418的栅极端子接收时钟输入CLK 404。第三PMOS晶体管416耦合到第四PMOS晶体管 418的源极端子。第三PMOS晶体管416的栅极端子耦合到主反相器408并且接收第一反相 输出N1412。第三NMOS晶体管414的该漏极端子和第四PMOS晶体管418的漏极端子耦合 到节点'A'并且接收三态反相器405的该输出。
[0064] 第三PMOS晶体管416的该源极端子和第三NMOS晶体管414的源极端子分别耦合 到电源端子（VJ和接地端子。从锁存器440接收主锁存器420的输出。从锁存器440耦 合到节点'B'。从锁存器440包括接收主锁存器420的该输出的从半三态反相器422。
[0065] 从半三态反相器422在从路径425上生成从锁存器440的输出。从锁存器440中 的第一从反相器424通过从路径425耦合到从半三态反相器422。从锁存器440还包括耦 合到第一从反相器424的从三态反相器426。从三态反相器426还接收时钟输入CLK 404 和控制信号（CNT) 407。从三态反相器426的输出耦合到从路径425上的节点'C'。
[0066] 从半三态反相器422包括第七NMOS晶体管422n 1。第七NMOS晶体管422n 1的栅极 端子接收主锁存器420的该输出。第七PMOS晶体管422pl耦合到第七NMOS晶体管422nl 的漏极端子。第七PMOS晶体管422pl的栅极端子接收时钟输入CLK 404。
[0067] 第八PMOS晶体管422ρ2耦合到第七PMOS晶体管422pl的源极端子。第八PMOS 晶体管422ρ2的栅极端子接收第一反相输出Ν1412。第七NMOS晶体管422nl的该漏极端子 耦合到第七PMOS晶体管422pl的漏极端子以便在从路径425上生成从锁存器440的该输 出。第八PMOS晶体管422ρ2的源极端子和第七NMOS晶体管422nl的源极端子分别耦合到 该电源端子（V dd)和该接地端子。
[0068] 输出反相器450親合到从锁存器440的该输出并且生成触发器输出Q 452。输出 反相器450耦合到从锁存器440中的从路径425。在一个示例中，主锁存器420和从锁存器 440被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器 420和从锁存器440中的比特值清零。该预设信号将存储在主锁存器420和从锁存器440 中的比特值设置为预定义的值。触发器400可包括本领域技术人员已知的一个或更多个附 加部件或输入并且为了简明本描述而未在此对其进行讨论。
[0069] 现在解释在图4中示出的触发器400的操作。在一个示例中，触发器400是负边 沿触发的触发器。三态反相器405将触发器输入D 402反相以便生成三态反相器405的该 输出。节点'A'接收三态反相器405的该输出。反相逻辑门406接收时钟输入CLK 404和 三态反相器405的该输出并且生成控制信号（CNT) 407。
[0070] 在本实施例中，反相逻辑门406是或非门。三态反相器405接收控制信号 (CNT)407。控制信号（CNT)407激活三态反相器405。在一个示例中，在接收到控制信号 (CNT) 407和时钟输入CLK 404的确定相时，三态反相器405被激活。
[0071] 在一个版本中，当时钟输入CLK 404在负边沿触发的触发器中处于逻辑'1'时，控 制信号（CNT) 407和时钟输入CLK 404激活三态反相器405,从而使得三态反相器405的该 输出是触发器输入D 402的反相。主反相器408接收三态反相器405的该输出并且生成第 一反相输出N1412。
[0072] 从锁存器440从主锁存器420接收控制信号（CNT) 407。从半三态反相器422从主 锁存器420接收控制信号（CNT) 407并且在从路径425上生成从锁存器440的该输出。第 一从反相器424自从半三态反相器422接收从锁存器440的该输出并且生成反馈信号。从 三态反相器426接收该反馈信号、时钟输入CLK 404和控制信号（CNT) 407。从路径425上 的从锁存器440的该输出在两个版本中独立于时钟输入CLK 404。第一个版本是触发器输 入D 402对于正边沿触发的触发器处于逻辑'0'时而第二个版本是当触发器输入D 402对 于负边沿触发的触发器处于逻辑'1'时。输出反相器450将从锁存器440的该输出反相以 便生成触发器输出Q 452。在稳态下，触发器输出Q 452等于触发器输入D 402。
[0073] 现在借助逻辑状态解释触发器400的操作。在第一状态下，时钟输入CLK 404处 于逻辑'1'并且触发器输入D 402处于逻辑'1'。三态反相器405的该输出处于逻辑'0'， 即，节点'A'处于逻辑'0'。当触发器400是负边沿触发的触发器时，反相逻辑门406是或 非门。
[0074] 因为时钟输入CLK 404处于逻辑'1'，因此节点'B'处于逻辑'0'，即，反相逻辑门 406所生成的控制信号（CNT) 407处于逻辑'0'。控制信号（CNT) 407和时钟输入CLK 404 激活三态反相器405。节点'B'处的逻辑'0'使第三NMOS晶体管414不起作用。由于时钟 输入CLK 404处于逻辑'1'，所以第四PMOS晶体管418不起作用。同样，主反相器408所生 成的第一反相输出N1412处于使第三PMOS晶体管416不起作用的逻辑' Γ。
[0075] 从锁存器440耦合到节点'B'。假设触发器输出Q 452的初始值是逻辑'0'。因 此，第一从反相器424所生成的反馈信号处于逻辑'0'。由于节点'B'处于逻辑'0'而时钟 输入CLK 404处于逻辑' Γ，因此从三态反相器426所生成的从锁存器440的输出处于逻辑 '1'。因此，节点'C'处于逻辑'1'。输出反相器450从节点'C'接收逻辑'1'并且因此触 发器输出Q 452继续处于逻辑'0'。
[0076] 第一从反相器424耦合到从路径425并且因此生成处于逻辑'0'的反馈信号。由 于因为时钟输入CLK 404处于逻辑'1'从而反馈信号处于逻辑'0'并且节点'B'处于逻辑 '〇'，所以从半三态反相器422不起作用。因此，从锁存器440的该输出端处不存在逻辑歧 义。节点'C'继续处于逻辑'1'。因此，触发器输出Q 452保持处于逻辑'0'。
[0077] 在第二状态下，时钟输入CLK 404转变到逻辑'0'而触发器输入D 402仍处于逻 辑'1'。节点'A'继续处于逻辑'0'。反相逻辑门406的该输出转变到逻辑'1'。因此，节 点'B'处于逻辑'1'，即，反相逻辑门406所生成的控制信号（CNT)407处于逻辑'1'。因此， 控制信号（CNT) 407使三态反相器405不起作用。节点'B'处的逻辑' Γ激活第三NMOS晶 体管414并且因此主半三态反相器410生成逻辑'0'。
[0078] 因此，节点'A'继续处于逻辑'0'，如在第一状态下一样。因此，主锁存器420中不 出现逻辑歧义。由于时钟输入CLK 404处于逻辑'0'，因此第四PMOS晶体管418被激活但 是主反相器408所生成的第一反相输出N1412处于使第三PMOS晶体管416不起作用的逻 辑 '1'。
[0079] 从锁存器440耦合到节点'B'。由于节点'B'处于逻辑'1'，由从半三态反相器 422所生成的从锁存器440的该输出处于逻辑'0'。因此，节点'C'处于逻辑'0'。输出反 相器450从节点'C'接收逻辑'0'并且生成转变到逻辑'1'的触发器输出Q 452。第一从 反相器424耦合到从路径425并且因此生成转变到逻辑'1'的反馈信号。只要节点'A'和 时钟输入CLK 404处于逻辑'0'，节点'B'就保持处于逻辑'1'，并且只要节点'B'处于逻 辑'1'，从路径425上的从锁存器440的该输出就处于逻辑'0'。因此，触发器输出Q 452 保持处于逻辑'1'。
[0080] 在第三状态下，时钟输入CLK 404转变到逻辑'1'而触发器输入D 402从逻辑'1' 转变到逻辑'0'。因为时钟输入CLK 404处于逻辑'1'，反相逻辑门406的该输出处于逻辑 '0'。因此，节点'B'处于逻辑'0'，即，反相逻辑门406所生成的控制信号（CNT)407处于逻 辑'0'。这激活了三态反相器405并且节点'A'转变到逻辑'1'。节点'B'处的逻辑'0' 使第三NMOS晶体管414不起作用。由于时钟输入CLK 404处于逻辑' Γ，第四PMOS晶体管 418不起作用。
[0081] 从锁存器440耦合到节点'B'。在第二状态下，反馈信号处于逻辑'1'。现在，时 钟输入CLK 404处于逻辑'1'并且控制信号（CNT) 407处于逻辑'0'，从三态反相器426在 从路径425上的从锁存器440的该输出端处生成逻辑'0'。因此，节点'C'处于逻辑'0'。 触发器输出Q 452处于逻辑'1'。由于从三态反相器426的该输出处于逻辑'0'并且从路 径425上的从锁存器440的该输出也处于逻辑'0'，因此不存在逻辑歧义。因此，触发器输 出Q 452保持处于逻辑'1'。
[0082] 在第四状态下，时钟输入CLK 404转变到逻辑'0'而触发器输入D 402仍处于逻 辑'0'。在第三状态下，节点'A'处于逻辑'1'。因此，反相逻辑门406的该输出保持处于 逻辑'0'。因此，节点'B'处于逻辑'0'，即，反相逻辑门406所生成的控制信号（CNT)407 处于逻辑'0'。只要触发器输入D 402处于逻辑'0'，控制信号（CNT)407保持三态反相器 405激活。因为在时钟输入CLK 404从逻辑'1'转变到逻辑'0'之前触发器输入D 402处 于逻辑'〇'并且因此节点'A'处于逻辑'1'，因此这不产生逻辑歧义。
[0083] 当触发器输入D 402处于逻辑'0'时，用于三态反相器405的控制信号（CNT) 407 即使在时钟输入CLK转变到逻辑'0'之后仍保持激活。然而，触发器输入D 402转变到逻 辑' Γ而时钟输入CLK 404处于逻辑'0'不干扰主锁存器420,因为只有三态反相器405的 一部分是激活的。因此，存在针对节点'A'的反馈和保留路径并且主锁存器420保持处于 正确的逻辑，即使在时钟输入CLK 404已经转变到逻辑'0'之后触发器输入D 402从逻辑 '〇'转变到逻辑'1'，即，当时钟输入CLK 404处于逻辑'0'时，主锁存器420中的逻