器650親合到从锁存器640中的从路径625。在一个不例中，主锁存器620和从锁存器 640被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器 620和从锁存器640中的比特值清零。该预设信号将存储在主锁存器620和从锁存器640 中的比特值设置为预定义的值。扫描触发器600可包括本领域技术人员已知的一个或更多 个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
[0116] 现在解释在图6中示出的扫描触发器600的操作。多路复用器601基于扫描使能 信号（S) 611选择触发器输入（D) 602和扫描数据输入（SD) 603之一。多路复用器601将触 发器输入（D) 602和扫描数据输入（SD) 603之一提供给三态反相器605。触发器输入（D) 602 和扫描数据输入（SD) 603之一在三态反相器605、主锁存器620、从锁存器640和输出反相 器650中的处理类似于如结合图2所解释的触发器输入（D) 202在触发器200中的处理。
[0117] 因此，为了简明本描述而不在此讨论扫描触发器600的完整操作。注意的是，扫描 触发器600能够是正边沿触发的触发器或负边沿触发的触发器。结合图2至图4讨论的实 施例适用于扫描触发器600和变体，并且可替代构造是明显的并且很好地落入本公开的精 神和范围内。
[0118] 图7示出了根据该实施例的装置700的示意图。装置700包括时钟输入704和多 个触发器。该多个触发器中的每个触发器702被配置成用于接收时钟输入704。该多个触 发器中的每个触发器702在连接和操作方面类似于触发器200、触发器300、触发器400、触 发器500和扫描触发器600中的至少一个并且由此为了简明的目的不进行重复。
[0119] 装置700包括大量的触发器702,于是减少了晶体管切换；装置700所消耗的功率 能够显著地降低。通过消除将时钟输入704反相的反相器，装置700能够减少反相器短路 功率损耗。此外，接收恒定切换的信号的晶体管的数量从触发器100中的十个晶体管减少 到六个晶体管；因此消除了相关联的栅电容。于是，随着与时钟相关的晶体管数量减少，该 多个触发器中的每个触发器中的时钟功耗和反相器短路功率损耗减少；在装置700中节省 了大量的功率。
[0120] 在前述讨论中，术语"连接"是指至少所连接的设备之间的直接电连接或者通过一 个或更多个无源中间设备的间接连接。术语"电路"是指至少单个部件或者连接在一起以 便提供所期望的功能的大量无源部件。术语"信号"是指至少一个电流、电压、电荷、数据或 其他信号。同样，术语"耦合到"或"与…耦合"（等等）旨在描述间接或者直接电连接。因 此，如果第一设备耦合到第二设备，该连接能够通过直接电连接或者通过经由其他设备和 连接件的间接电连接。此外，术语"高"一般旨在描述处于逻辑'1'的信号，而术语"低"一 般旨在描述处于逻辑'〇'的信号。应用于晶体管或一组晶体管的术语"上"一般旨在描述 栅偏置以便能够实现电流流过该晶体管或这些晶体管。
[0121] 前述描述阐述了大量特定细节以便传达本发明的透彻理解。然而，对于本领域技 术人员将明显的是，可在没有这些特定细节的情况下实践本发明。有时未详细地描述公知 的特征以便避免模糊本发明。鉴于上述教导，其他变化和实施例是可能的，并且因此旨在本 发明的范围不是由该【具体实施方式】而是仅由所附权利要求限制。
【主权项】
1. 一种触发器，包括： 三态反相器，被配置成用于接收触发器输入和时钟输入； 主锁存器，耦合到该三态反相器的输出端并且被配置成用于向该三态反相器提供控制 信号，该控制信号被配置成用于激活该三态反相器； 从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及 输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。2. 如权利要求1所述的触发器，该触发器至少是正边沿触发的触发器和负边沿触发的 触发器。3. 如权利要求2所述的触发器，其中，当该时钟输入在该正边沿触发的触发器中处于 逻辑'0'时，该控制信号激活该三态反相器，使得该三态反相器的该输出是该触发器输入的 反相。4. 如权利要求2所述的触发器，其中，当该时钟输入在该负边沿触发的触发器中处于 逻辑' 1 '时，该控制信号激活该三态反相器，使得该三态反相器的该输出是该触发器输入的 反相。5. 如权利要求1所述的触发器，其中，该三态反相器包括： 第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管的栅极端子和该第一NMOS晶体管的栅极端子被配置成用于接收该触发器输入； 第二PMOS晶体管，耦合到该第一PMOS晶体管的漏极端子；以及 第二NMOS晶体管，耦合到该第一NMOS晶体管的漏极端子，其中该第二PMOS晶体管的 漏极端子耦合到该第二NMOS晶体管的漏极端子以便生成该三态反相器的该输出。6. 如权利要求5所述的触发器，其中，当该触发器是正边沿触发的触发器时，该第二 PMOS晶体管的栅极端子被配置成用于接收该时钟输入并且该第二NMOS晶体管的栅极端子 被配置成用于接收该控制信号。7. 如权利要求5所述的触发器，其中，当该触发器是负边沿触发的触发器时，该第二 PMOS晶体管的该栅极端子被配置成用于接收该控制信号并且该第二NMOS晶体管的该栅极 端子被配置成用于接收该时钟输入。8. 如权利要求1所述的触发器，其中，该主锁存器包括： 反相逻辑门，被配置成用于接收该时钟输入以及该三态反相器的该输出并且被配置成 用于生成该控制信号，该控制信号是该主锁存器的该输出； 主反相器，被配置成用于接收该三态反相器的该输出并且被配置成用于生成第一反相 输出；以及 主半三态反相器，被配置成用于接收该控制信号、该时钟输入和该第一反相输出。9. 如权利要求8所述的触发器，其中，当该触发器是正边沿触发的触发器时，该反相逻 辑门是与非门，而当该触发器是负边沿触发的触发器时，该反相逻辑门是或非门。10. 如权利要求8所述的触发器，其中，当该触发器是正边沿触发的触发器时，该主半 三态反相器包括： 第三PMOS晶体管，该第三PMOS晶体管的栅极端子被配置成用于接收该控制信号； 第三NMOS晶体管，耦合到该第三PMOS晶体管的漏极端子，该第三NMOS晶体管的栅极 端子被配置成用于接收该时钟输入；以及 第四NMOS晶体管，耦合到该第三NMOS晶体管的源极端子，该第四NMOS晶体管的栅极 端子被配置成用于接收该第一反相输出。11. 如权利要求8所述的触发器，其中，当该触发器是负边沿触发的触发器时，该主半 三态反相器包括： 第三NMOS晶体管，该第三NMOS晶体管的栅极端子被配置成用于接收该控制信号； 第四PM0S晶体管，耦合到该第三NMOS晶体管的漏极端子，该第四PM0S晶体管的栅极 端子被配置成用于接收该时钟输入；以及 第三PM0S晶体管，耦合到该第四PM0S晶体管的源极端子，该第三PM0S晶体管的栅极 端子被配置成用于接收该第一反相输出。12. 如权利要求1所述的触发器，其中，该从锁存器包括： 从半三态反相器，被配置成用于接收该主锁存器的该输出、该时钟输入以及该第一反 相输出，该从半三态反相器被配置成用于在从路径上生成该从锁存器的该输出； 第一从反相器，耦合到该从路径并且被配置成用于从该从半三态反相器接收该从锁存 器的该输出，该第一从反相器被配置成用于生成反馈信号；以及 从三态反相器，耦合到该第一从反相器并且被配置成用于接收该反馈信号、该时钟输 入和该控制信号。13. 如权利要求12所述的触发器，其中，当该触发器是正边沿触发的触发器时，该从三 态反相器包括： 第五PM0S晶体管，该第五PM0S晶体管的栅极端子被配置成用于接收该时钟输入； 第五NMOS晶体管，耦合到该第五PM0S晶体管的漏极端子，该第五NMOS晶体管的栅极 端子被配置成用于接收该控制信号； 第六PM0S晶体管，耦合到该第五PM0S晶体管的源极端子，该第六PM0S晶体管的栅极 端子被配置成用于接收该反馈信号；以及 第六NMOS晶体管，耦合到该第五NMOS晶体管的源极端子，该第六NMOS晶体管的栅极 端子被配置成用于接收该反馈信号。14. 如权利要求12所述的触发器，其中，当该触发器是负边沿触发的触发器时，该从三 态反相器包括： 第五PM0S晶体管，该第五PM0S晶体管的栅极端子被配置成用于接收该控制信号； 第五NMOS晶体管，耦合到该第五PM0S晶体管的漏极端子，该第五NMOS晶体管的栅极 端子被配置成用于接收该时钟输入； 第六PM0S晶体管，耦合到该第五PM0S晶体管的源极端子，该第六PM0S晶体管的栅极 端子被配置成用于接收该反馈信号；以及 第六NMOS晶体管，耦合到该第五NMOS晶体管的源极端子，该第六NMOS晶体管的栅极 端子被配置成用于接收该反馈信号。15. 如权利要求12所述的触发器，其中，当该触发器是正边沿触发的触发器时，该从半 三态反相器包括： 第七PM0S晶体管，该第七PM0S晶体管的栅极端子被配置成用于接收该主锁存器的该 输出； 第七NMOS晶体管，耦合到该第七PM0S晶体管的漏极端子，该第七NMOS晶体管的栅极 端子被配置成用于接收该时钟输入；以及 第八NMOS晶体管，耦合到该第七NMOS晶体管的源极端子，该第八NMOS晶体管的栅极 端子被配置成用于接收该第一反相输出。16. 如权利要求12所述的触发器，其中，当该触发器是负边沿触发的触发器时，该从半 三态反相器包括： 第七NMOS晶体管，该第七NMOS晶体管的栅极端子被配置成用于接收该主锁存器的该 输出； 第七PM0S晶体管，耦合到该第七NMOS晶体管的漏极端子，该第七PM0S晶体管的栅极 端子被配置成用于接收该时钟输入；以及 第八PM0S晶体管，耦合到该第七PM0S晶体管的源极端子，该第八PM0S晶体管的栅极 端子被配置成用于接收该第一反相输出。17. 如权利要求1所述的触发器，其中，该输出反相器被配置成用于将该从锁存器的该 输出反相以便生成该触发器输出。18. 如权利要求1所述的触发器，其中，在稳态下，该触发器输出等于该触发器输入。19. 如权利要求1所述的触发器，其中，该主锁存器和该从锁存器被配置成用于接收清 零信号和预设信号中的至少一个。20. 如权利要求1所述的触发器，该触发器进一步包括耦合到该三态反相器的多路复 用器，该多路复用器被配置成用于接收该触发器输入和扫描数据输入。21. 如权利要求20所述的触发器，其中，该多路复用器被配置成用于接收扫描使能以 便选择该触发器输入和该扫描数据输入中的一个，并且该多路复用器被配置成用于向该三 态反相器提供该触发器输入和该扫描数据输入中的一个。22. -种装置，包括： 时钟输入； 多个触发器，被配置成用于接收该时钟输入，其中该触发器中每一个包括： 三态反相器，被配置成用于接收触发器输入和该时钟输入； 主锁存器，耦合到该三态反相器的输出端并且被配置成用于向该三态反相器提供控制 信号，该控制信号被配置成用于激活该三态反相器； 从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及 输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。23. -种触发器，包括： 三态反相器，被配置成用于接收触发器输入和时钟输入； 主锁存器，耦合到该三态反相器的输出端，该主锁存器包括生成控制信号的至少一个 反相逻辑门，该控制信号被配置成用于激活该三态反相器； 从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及 输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。24. 如权利要求23所述的触发器，其中，该主锁存器中的该反相逻辑门是与非门和或 非门中的至少一个，并且该反相逻辑门被配置成对该时钟信号和该三态反相器的该输出中 的至少一个进行反相。
【专利摘要】本公开提供了一种由于减少的晶体管计数而利用低功率的触发器(200)。该触发器(200)包括三态反相器(205)，该三态反相器接收触发器输入(202)和时钟输入(204)。主锁存器(220)耦合到该三态反相器(205)的输出端并且向该三态反相器(205)提供控制信号(207)。该控制信号(207)激活该三态反相器(205)。从锁存器(240)接收该主锁存器(220)的输出和该控制信号(207)。输出反相器(250)耦合到该从锁存器(240)的输出端并且生成触发器输出(252)。
【IPC分类】H03K3/02
【公开号】CN105471410
【申请号】CN201510626968
【发明人】S·南迪, B·M·苏班纳瓦
【申请人】德克萨斯仪器股份有限公司
【公开日】2016年4月6日
【申请日】2015年9月28日
【公告号】US9350327, US20160094204