专利名称：一种差分时域比较器电路的制作方法
技术领域：
本发明涉及一种低功耗的差分时域比较器电路，属于逐次逼近模数转换器技术领 域。
背景技术：
模数转换器是混合信号系统中的重要组成部分，有多种结构类型。逐次逼近模数 转换器由于具有低的功耗和小的芯片面积，在许多对模数转换器速度要求不高的领域中得 到广泛应用，例如，微控制器的接口电路、便携式设备以及植入式生物传感器等等。逐次逼近模数转换器由一个数模转换器、一个比较器和一些数字逻辑电路组成。 其功耗主要由数模转换器的功耗和比较器的功耗来决定。降低比较器的功耗可以大大降低 逐次逼近模数转换器的功耗。比较器的实现方式有很多种，有静态比较器和动态比较器。静态比较器通常会有 较大的静态电流，因而在低功耗的逐次逼近模数转换器中不被使用。在模数转换器的精度 要求不高时，通常采用动态比较器来实现低功耗设计，这是因为动态比较器没有静态电流。 在模数转换器的精度要求高时，为了实现高分辨率的比较器，通常采用静态比较器和动态 比较器相结合的结构。但这种结构从低功耗设计的角度上来说，并不是最优的。采用两个 单端输入的电压时间转换器实现的时域比较器具用极低功耗的优点，它们的输入分别是模 拟输入信号和参考电压信号。但是由于该时域比较器是单端输入的，使得使用它的模数转 换器只能采用单端结构，导致偶次谐波得不到抑制，成为影响模数转换器性能的主要因素。 另一方面，单端输入结构具有较差的抗干扰能力。
发明内容
本发明的主要目的在于提供一种差分时域比较器电路，当它用于逐次逼近模数转 换器时，可以降低电路的功耗，提高模数转换器的性能。为了达到上述目的，本发明的技术方案是一种差分时域比较器电路(如图1所 示)，由差分电压时间转换电路(1)、鉴相电路⑵和输出产生电路⑶组成。其中所述差分电压时间转换电路⑴的Vinp输入端、Virm输入端和Clk信号端分别与 外部的模拟输入信号Vinp、Virm和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控 制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2 输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连。所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其Op O2和O3三个输 出端分别与所述输出产生电路(3)的OpO2和O3三个输入端相连。所述输出产生电路(3)的Comp_oUt输出端输出一个比较结果信号。差分电压时间转换电路为一个左右对称的差分电路(如图2所示)，由11个MOS 管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入信号Clk，差分模拟输 入信号Vinp和Virm进行处理，产生三个输出信号，分别从D_p端，D_n端和Clkn端输出；
4其中时钟信号Clk通过反相器I5与Clkn信号输出端相连；时钟信号Clk和控制信号 ctrl2通过与门I6相与，产生控制信号ctrll。所述Vinp输入端与NMOS管M1的栅极相连；NMOS管M2的栅极与ctrll信号相连， 其源极与NMOS管M1的漏极相连，其漏极和PMOS管M3的漏极、PMOS管M4的栅极共点并通过 电容器C1与地GND相连；PMOS管M3的栅极与所述Clk信号端相连，其源极和PMOS管M4的 源极共点并与电源电压VDD相连；PMOS管M4的漏极和NMOS管M5的漏极共点并通过反相器 I1和反相器I2与所述D_p输出端相连；NMOS管M5的源极与地GND相连，其栅极与Clkn信 号端相连。所述Virm输入端与NMOS管M6的栅极相连；NMOS管M7的栅极与ctrll信号端相 连，其源极与NMOS管M6的漏极相连，其漏极和PMOS管M8的漏极、PMOS管M9的栅极共点并 通过电容器C2与地GND相连；PMOS管M8的栅极与所述Clk信号端相连，其源极和PMOS管 M9的源极共点并与电源电压VDD相连；PMOS管M9的漏极和NMOS管Mltl的漏极共点并通过 反相器I3和反相器I4与所述D_n输出端相连；NMOS管Mltl的源极与地GND相连，其栅极与 Clkn信号端相连。匪OS管M11的漏极和匪OS管M1的源极、NMOS管M6的源极共点，其源极与地GND相 连，其栅极与Clkn信号端相连；电阻器Rd与NMOS管M11并联。差分电压时间转换电路在Clk等于0期间，对输出D_p和D_n进行复位；在Clk等 于1期间，差分电压时间转换电路产生两路与Vinp和Virm之差成比例的电流，使输出D_p 和D_n根据输入信号的大小先后由0变成1。输出D_p和D_n的上升沿相对Clk信号的延 时与输入信号的大小成一定的比例关系。当Vinp大于Virm时，输出D_p的上升沿先于D_ η的上升沿；当Vinp小于Virm时，输出D_p的上升沿后于D_n的上升沿。鉴相电路由小相位差的鉴相电路(2. 1)和大相位差的鉴相电路(2. 2)组成(如图 3所示)；用于确定输入脉冲信号D_p和D_n之间的相位关系；其中所述小相位差的鉴相电路(2. 1)由2个D触发器组成；D触发器I7在输入信号D_ P的上升沿触发，其D端与输入信号D_n相连，其Rn端与时钟信号Clk相连，其输出端与所 述O1输出端相连；D触发器I8在输入信号D_n的上升沿触发，其D端与输入信号D_p相连， 其Rn端与时钟信号Clk相连，其输出端与所述O2输出端相连。当Clk等于0时，2个D触发器被复位，输出为0 ；当Clk等于1时，检测输入脉冲 信号D_p的上升沿到来时D_n的值，产生输出信号O1 ；检测输入脉冲信号D_n的上升沿到来 时D_p的值，产生输出信号02。所述大相位差的鉴相电路(2.2)由4个D触发器、2个或非门和一个与门组成；D 触发器I9在输入信号D_p的上升沿触发，其D端与电源电压VDD相连；D触发器Iltl在输入 信号D_n的上升沿触发，其D端与电源电压VDD相连；D触发器I11在D触发器I9的输出的 上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连，其输出端与所述O3 输出端相连；D触发器I12在D触发器Iltl的输出的上升沿触发，其D端与电源电压VDD相 连，其Rn端与时钟信号Clk相连；D触发器I9和D触发器Iltl的输出通过或非门I13进行或 非运算，D触发器I11和D触发器I12的输出通过或非门I14进行或非运算；或非门I13和或 非门I14的输出通过与门I15相与，其输出端与所述控制信号ctrl2输出端相连；同时，控制信号ctrl2输出端与D触发器I9和D触发器Iltl的Rn端相连。大相位差的鉴相电路中的2个D触发器I9和Iltl用于检测输入脉冲信号D_p和D_ η的上升沿到来的先后顺序，其输出结果再分别与D触发器I11和I12相连。只要输入脉冲 信号D_p和D_n中有上升沿出现，相应的D触发器的输出就会由0变成1，触发其后所接的 D触发器，将其状态置为1，同时ctrl2信号由1变成0，对与输入脉冲信号D_p和D_n相连 的两个D触发器进行复位，并关断差分电压时间转换电路，从而有效地降低差分时域比较 器的功耗。这个复位信号将保持到Clk的下降沿到来时。大相位差的鉴相电路产生输出信 号03。输出产生电路由3个D触发器、4个反相器、一个与门和一个二选一数据选择器构 成(如图4所示)；它根据输入信号OnC^O3和Clkn产生比较结果，从输出端Comp_oUt输 出；其中D触发器116、D触发器I17和D触发器I18在输入信号Clkn的上升沿进行触发；D 触发器I16的D端接输入信号O1,其输出端通过反相器I19与O4信号端相连；D触发器I17的 D端接输入信号02，其输出端通过反相器I2tl与O5信号端相连；D触发器I18的D端接输入信 号03，其输出端通过反相器I22和反相器I23与O6信号端相连；与门I21的两个输入端分别与 O4信号端和O5信号端相连，其输出端是控制信号Ctrl3输出端；二选一数据选择器I24的两 个数据输入端分别与O4信号端和O6信号端相连，其选择端与控制信号ctrl3输出端相连。输出产生电路对输入信号OpO2和O3进行锁存，使它们保持一个时钟周期；当O1和 O2都等于0时，比较器的输出等于O3 ；否则比较器的输出为O1的非。本发明差分时域比较器电路可以对差分输入模拟信号进行比较，可用于差分结构 的低速高精度的逐次逼近模数转换器中，具有以下有益效果1、利用本发明，采用差分时域比较器，可降低电路功耗，同时具有较强的抗干扰能 力。2、利用本发明，采用差分时域比较器实现的逐次逼近模数转换器可以抑制偶次谐 波，提高模数转换器的精度。
图1为本发明差分时域比较器电路的体系结构2为本发明差分电压时间转换电路的电路3为本发明鉴相电路的电路4为本发明输出产生电路的电路图
具体实施例方式下面结合附图对本发明进一步详细说明。图1所示为本发明提供的差分时域比较器电路的体系结构图，包括差分电压时间 转换电路(1)、鉴相电路⑵和输出产生电路(3)。图2为本发明差分电压时间转换电路的电路图。NMOS管MpM6和电阻Rd构成一个 NMOS管差分对，其中电阻Rd用于提供差分对的尾电流。差分电压时间转换电路是在时钟信号Clk控制下工作的。在Clk等于0期间，电源VDD分别通过PMOS管M3和M8对电容器C1和C2充电，充到VDD,同时NMOS管M2和M7截 止，NMOS管M11导通，使电阻Rd两端电压差为0，从而使整个电路没有静态电流流过。同时 NMOS管M5和Mltl导通，对输出信号D_p和D_n进行复位，输出为0。在Clk 等于 1 期间，PMOS 管 M3 和 M8 截止，NMOS 管 M2、M7 导通，NMOS 管 M5、M10 和 M11 截止，电容器C1上的电荷通过M2, M1和Rd进行放电，电容器C2上的电荷通过M7, M6和Rd进行 放电，放电的速度取决于流过NMOS差分对管M1和M6的电流。当输入模拟信号Vinp和Virm 不相等时，流过NMOS管M1和M6的电流也不相等，使得电容器C1和C2上的电荷放电的速度 也不一样，导致PMOS管M4和M9的导通有先后，从而使输出信号D_p和D_n的上升沿(即从 0变到1)有先后。NMOS差分对管M1和M6的输入差值电压Vid为Vid = Vinp-Vinn (1)NMOS差分对管M1和M6的输出差值电流Δ Id为
(2)式(2)中，Itl为差分对的尾电流，β为β = μ nC0Xff/L (3)式(3)中，μη为电子的迁移率，C。x*单位面积的栅电容，W和L分别为差分对管 M1和M6的宽度和长度。由式⑵可知，当输入差值电压Vid等于零时，输出差值电流AI1^零；当Vid很小 时，ΔΙΒ近似与Vid成正比。当IVidI大于等于V^T万时，输出差值电流ι AIdI等于Iq。由式⑵可知，当输入模拟信号Vinp大于Virm时，电容器C1上的电荷的放电电流 大于电容器C2上的电荷放电电流，因此PMOS管M4先于PMOS管M9导通，使得输出信号D_p 的上升沿先于输出信号D_n的上升沿；当输入模拟信号Vinp小于Virm时，电容器C1上的 电荷的放电电流小于电容器C2上的电荷放电电流，因此PMOS管M4后于PMOS管M9导通，使 得输出信号D_p的上升沿后于输出信号D_n的上升沿。当NMOS管差分对工作在线性区时， 输出信号D_p和D_n的上升沿相对时钟信号Clk的延时之差与输入电压差值Vid成一定的 比例关系。NMOS差分对管M1和M6的共模输入电压V。。m为
(4)当NMOS管差分对工作在线性区时，差分对的尾电流Itl可写成 式(5)中，Vth为NMOS管M1和M6的阈值电压。由式(5)可知，通过增大电阻Rd的 阻值，降低共模输入电压可以减小差分对的尾电流Itl,降低差分电压时间转换电路的功耗。当输出信号D_p和D_n中有一个信号出现上升沿后，ctrl 1信号将由1变成0，NMOS 管礼和M7将在ctrll信号的控制下被关断，使差分电压时间转换电路的静态电流变为零， 从而有效地降低差分时域比较器的功耗。在选择电容器C1和C2的大小时，要考虑它们的kT/C噪声对差分时域比较器电路的分辨率的影响。同样，在确定PMOS管M4和M9的尺寸和NMOS管M1和M6的尺寸时，也需要 考虑它们的噪声对差分时域比较器电路的分辨率的影响。在选择电阻Rd的大小时，在考虑 电路功耗的同时，还需要考虑它对差分时域比较器电路的分辨率的影响。图3为本发明鉴相电路的电路图。鉴相电路用于确定输入脉冲信号D_p和D_n之 间的相位关系。它由两个部分组成，第一部分是小相位差的鉴相电路(2.1)，第二部分是大 相位差的鉴相电路(2. 2)，以提高差分时域比较器的分辨率。小相位差的鉴相电路(2. 1)由两个D触发器I7和I8组成。在Clk等于0时，它们 被复位，输出信号O1和O2均为0。在Clk等于1时，D触发器I7用于检测输入脉冲信号D_ P的上升沿到来时D_n的值，产生输出信号O1 ；D触发器I8用于检测输入脉冲信号D_n的上 升沿到来时D_p的值，产生输出信号02。如果在时钟信号Clk等于1时，输入脉冲信号D_p 和D_n中只有一个信号有上升沿的话，输出信号O1和O2均为0。如果在时钟信号Clk等于 1时，输入脉冲信号D_p和D_n都有上升沿的话，小相位差的鉴相电路(2. 1)所能检测的最 小相位差取决于D触发器I7和I8的建立时间。大相位差的鉴相电路(2. 2)由4个D触发器组成。其中两个D触发器I9和Iltl用 于检测输入脉冲信号D_p和D_n的上升沿到来的先后顺序。当输入信号D_p的上升沿先于 D_n的上升沿到来时，D触发器I9输出将由0变为1，使其后所接的D触发器I11触发，输出 O3由0变成1。同时，D触发器I9和I11的输出通过或非门113、114和与门Uictrl2信号 由1变成0，使D触发器I9和Iltl复位，输出由1变成0，并将复位状态一直保持到下一个比 较周期开始(即时钟信号Clk的下降沿到来时)。当输入信号D_n的上升沿先于D_p的上 升沿到来时，D触发器Iltl输出将由0变为1，使其后所接的D触发器I12触发，输出由0变 成1。同时，D触发器Iltl和I12的输出通过或非门113、114和与门I15Hctrl2信号由1变成 0，使D触发器I9和Iltl复位，输出由1变成0，并将复位状态一直保持到下一个比较周期开 始。大相位差的鉴相电路(2.2)所能检测的最小相位差满足式(6)Δ > tpd lu + tpdJ、5 + treset h(6)式(6)中，Δ tJpdJn、tpd,li5和treset，/9分别为输入脉冲信号D_p和D_n的上升
沿之间的时间差、或非门I13的传输延迟、与门I15的传输延迟和D触发器I9(或Iltl)正确复 位所需的时间。当输入脉冲信号D_p和D_n的上升沿之间的时间差满足式(6)时，大相位差的鉴 相电路(2. 2)能够正确地确定他们之间的相位关系。当时钟信号Clk为零时，D触发器I11和I12复位，使ctrl2信号由0变成1，D触发 器I9和Iltl不再处于复位状态，可以被输入脉冲信号D_P和D_n触发。鉴相电路所能识别的输入脉冲信号D_p和D_n之间的最小相位差会影响差分时域 比较器的分辨率。图4为本发明输出产生电路的电路图。输出产生电路用于根据输入信号O1, O2和03，产生比较结果Comp_oUt。输入信号 O1, O2和O3通过3个D触发器(116、117和I18)，四个非门(119，120，I22禾口 I23)，一个与门(I21) 和一个二选一的数据选择器(I24)，产生差分时域比较器的输出结果Comp_oUt。D触发器116、 I17和I18在一个比较周期结束后(即时钟信号Clk的下降沿)对输入信号CVO2和O3进行 锁存，使它们保持一个时钟周期。当O1和O2都等于0时，Ctrl3信号为1，比较器的输出等于O3 ；否则比较器的输出为O1的非。 综上所述，本发明提供的差分时域比较器电路具有低功耗、抗干扰能力强的优点。 仿真结果表明，在时钟信号Clk频率为3MHz时，差分输入信号范围为2V时，可以达到12位 的分辨率。当时钟频率降低时或者输入信号范围增大时，可以实现更高的分辨率。当其用 于实现低功耗低速逐次逼近模数转换器时，可以抑制偶次谐波，提高模数转换器的性能。
权利要求
一种差分时域比较器电路，其特征在于该电路由差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)组成；所述差分电压时间转换电路(1)的Vinp输入端、Vinn输入端和Clk信号端分别与外部的模拟输入信号Vinp、Vinn和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连；所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其O1、O2和O3三个输出端分别与所述输出产生电路(3)的O1、O2和O3三个输入端相连；所述输出产生电路(3)的Comp_out输出端输出一个比较结果信号。
2.根据权利要求1所述的差分时域比较器电路，其特征在于所述差分电压时间转换 电路(1)为一个左右对称的差分电路，由11个MOS管、5个反相器、一个与门、2个电容器和 一个电阻器构成；用于对输入时钟信号Clk、差分模拟输入信号Vinp和Virm进行处理，产 生三个输出信号，分别从D_p端，D_n端和Clkn端输出；其中时钟信号Clk通过反相器I5与Clkn信号输出端相连；时钟信号Clk和控制信号ctrl2 通过与门I6相与，产生控制信号ctrll ；所述Vinp输入端与NMOS管M1的栅极相连；NMOS管M2的栅极与ctrl 1信号相连，其源 极与NMOS管M1的漏极相连，其漏极和PMOS管M3的漏极、PMOS管M4的栅极共点并通过电 容器C1与地GND相连；PMOS管M3的栅极与所述Clk信号端相连，其源极和PMOS管M4的源 极共点并与电源电压VDD相连；PMOS管M4的漏极和NMOS管M5的漏极共点并通过反相器I1 和反相器I2与所述D_p输出端相连；NMOS管M5的源极与地GND相连，其栅极与Clkn信号 端相连；所述Virm输入端与NMOS管M6的栅极相连；NMOS管M7的栅极与ctrl 1信号相连，其源 极与NMOS管M6的漏极相连，其漏极和PMOS管M8的漏极、PMOS管M9的栅极共点并通过电容 器C2与地GND相连；PMOS管M8的栅极与所述Clk信号端相连，其源极和PMOS管M9的源极 共点并与电源电压VDD相连；PMOS管M9的漏极和NMOS管Mltl的漏极共点并通过反相器I3 和反相器I4与所述D_n输出端相连；NMOS管Mltl的源极与地GND相连，其栅极与Clkn信号 端相连；NMOS管M11的漏极和NMOS管M1的源极、NMOS管M6的源极共点，其源极与地GND相连， 其栅极与Clkn信号端相连；电阻器Rd与NMOS管M11并联。
3.根据权利要求1所述的差分时域比较器电路，其特征在于所述鉴相电路(2)由小 相位差的鉴相电路(2. 1)和大相位差的鉴相电路(2. 2)组成；用于确定输入脉冲信号D_p 和D_n之间的相位关系；其中所述小相位差的鉴相电路(2. 1)由2个D触发器组成；D触发器I7在输入信号D_p的 上升沿触发，其D端与输入信号D_n相连，其Rn端与时钟信号Clk相连，其输出端与所述O1 输出端相连；D触发器I8在输入信号D_n的上升沿触发，其D端与输入信号D_p相连，其Rn 端与时钟信号Clk相连，其输出端与所述O2输出端相连；所述大相位差的鉴相电路(2.2)由4个D触发器、2个或非门和一个与门组成；D触发 器I9在输入信号D_p的上升沿触发，其D端与电源电压VDD相连；D触发器Iltl在输入信号 D_n的上升沿触发，其D端与电源电压VDD相连；D触发器I11在D触发器I9的输出的上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连，其输出端与所述O3输 出端相连；D触发器I12在D触发器Iltl的输出的上升沿触发，其D端与电源电压VDD相连， 其Rn端与时钟信号Clk相连；D触发器I9和D触发器Iltl的输出通过或非门I13进行或非 运算，D触发器I11和D触发器I12的输出通过或非门I14进行或非运算；或非门I13和或非 门I14的输出通过与门I15相与，其输出端与所述控制信号ctrl2输出端相连；同时，控制信 号ctrl2输出端与D触发器I9和D触发器Iltl的Rn端相连。
4.根据权利要求1所述的差分时域比较器电路，其特征在于所述输出产生电路(3) 由3个D触发器、4个反相器、一个与门和一个二选一数据选择器构成；它根据输入信号O1, 02、O3和Clkn产生比较结果，从输出端Comp_out输出；其中D触发器116、D触发器I17和D触发器I18在输入信号Clkn的上升沿进行触发；D触发 器I16的D端接输入信号O1,其输出端通过反相器I19与O4信号端相连；D触发器I17的D端 接输入信号02，其输出端通过反相器I2tl与O5信号端相连；D触发器I18的D端接输入信号 03，其输出端通过反相器I22和反相器I23与O6信号端相连；与门I21的两个输入端分别与O4 信号端和O5信号端相连，其输出端是控制信号ctrl3输出端；二选一数据选择器I24的两个 数据输入端分别与O4信号端和O6信号端相连，其选择端与控制信号ctrl3输出端相连。
全文摘要
本发明涉及一种差分时域比较器电路，包括差分电压时间转换电路、鉴相电路和输出产生电路。其中，差分电压时间转换电路用于将两个待比较的模拟差分输入信号转换成两个脉冲信号，它们相对时钟信号的延时与输入信号大小成比例，并且在比较结果出来后电路可关断，以降低功耗；鉴相电路用于确定这两个脉冲信号之间的相位关系；输出产生电路根据鉴相电路的输出产生比较结果。本发明具有低功耗、较强的抗干扰能力等优点。将本发明用于逐次逼近模数转换器中时，可降低电路功耗、抑制偶次谐波、提高模数转换器的精度。
文档编号H03K19/0175GK101924540SQ200910053028
公开日2010年12月22日 申请日期2009年6月12日 优先权日2009年6月12日
发明者易婷, 杨思宇, 洪志良 申请人:复旦大学