专利名称：低速、负载无关、受控转换速率、没有直流电力消耗的输出缓冲器的制作方法
技术领域：
本发明涉及CMOS输出缓冲器，并且具体涉及具有受控转换速率的输出缓冲器，其相对于电容性负载无关并且不消耗直流DC电力。
背景技术：
输出缓冲器必须足够快，从而与缓冲器发送的信号的高数据速率相匹配，但是输出缓冲器必须足够慢，从而不会导致与附近电子器件之间的EMI (电磁干扰)。“足够快”和 “足够慢”是指上升沿和下降沿的速度。本领域中使用的“转换速率”、边沿“上升和下降时间”等术语可能具有不同的定义，但是它们在本发明中是彼此可互换的。输出负载电容对转换速率具有实质的影响。对于20/1的电容性负载变化，现有技术的转换速率可以成比例地变化或者甚至更大，这取决于与该负载电容一起操作的等效电阻。图1例示了在10pF、75pF和150pF电容性负载的情况下，现有技术中的输出缓冲器的电压曲线。因此，例如，如果输入方波，则在IOpF负载电容的情况下，输出边沿上升和下降时间10为大约1纳秒，在150pF负载电容的情况下，输出边沿上升和下降时间增大到 M纳秒。在该例子中，输出电容方面15:1的增大导致了的边沿减缓。现有技术的限制包括1纳秒的边沿时间可能产生对其它电子器件具有不利影响的EMI噪声，以及，在具有较大负载电容的情况下，缓慢的边沿上升和下降时间不能满足所涉及的信号的数据速率。美国专利No. 5，748，019 (‘019，由加州圣何塞的VLSI技术公司所有)对负载电容进行补偿。然而，该‘019专利利用参考电压源、电流源和电容性反馈。但是，该‘019专利利用恒定消耗直流(DC)电流的电压参考，以及还利用电容器和电流源，从而把该专利与本发明区分开。具有这样一种输出缓冲器是有利的该输出缓冲器的输出边沿时间在电容性负载变化的情况下基本保持恒定；该输出缓冲器足够慢，从而不致产生EMI干扰，但是又足够快，从而能够满足所涉及的电路的数据速率。例如，当负载分别为10-200pF电容的情况下， 输出缓冲器的边沿上升和下降时间为大约20-40纳秒。
发明内容
本发明提供了一种电容性反馈电路，相对于现有技术，该电容性反馈电路在电容性负载进行实质变化时能显著地减小转换速率的变化。为缓冲器输出处的正电压边沿和负电压边沿都形成单独的RC(电阻/电容)网络。这些RC被布置为提供负反馈，从而与负载电容相对无关地控制转换速率。作为例示，本发明提供了单个反相器输入，并且负载电容和反馈电容的充电和放电通过相同的输出晶体管进行。电流通过反馈电容到达输出晶体管的栅极或控制输入端的方式减缓了输出晶体管的导通、减小了到负载电容的电流，从而减慢了输出电压的边沿上升和下降时间。最终结果是使得转换速率与负载电容相对无关。描述该效应的一种方式为 反馈电流依赖于负载电容电流。随着传送更多负载电流，负反馈电流使得负载电流的增加速率减小。作为例示，本发明采用PMOS和并联的“原生(Iiative)NMOS晶体管”的组合作为反馈电容。本实施例提供更干净的输出上升和下降时间。这里“原生NMOS晶体管”是指没有进行沟道掺杂的NMOS晶体管。这种晶体管具有更低的阈值电压(通常为0-3V，或者甚至为负值)，因为其必须依赖于晶体管本身的背景或本体来设定阈值电压。因为阈值电压更低， 所以原生器件提供了具有更宽电压范围的更好的电容。本领域技术人员应当理解，虽然下面的具体实施方式
部分将参照例示的实施例、 附图和使用方法，但是本发明不限于这些实施例和使用方法。相反，本发明具有较宽的范围并且仅有所附的权利要求来进行限定。
下面本发明的描述将参照附图，其中图1是现有技术输出缓冲器响应的时序图；图2A是例示本发明的反馈特性的示意图；图2B是与图2A相关的信号的时序图；图3A是例示本发明的更详细的示意图；图;3B是实现MOS电容的示意图；图4是图3A的电路的输出缓冲器响应的时序图；图5是例示图3A的电路的转变区域的时序图。
具体实施例方式图2A是例示本发明的电容性反馈电路的实施例的简化的示意图。图2B是相关的时序图。在Vin为低沈时，V2为高，并且P2导通，从而驱动Va为高并保持Pl截止。Vb为高，使附导通，从而驱动Vout为低。当Vin变高28时，V2变低，N2导通，驱动Vb变低并且使附截止。Ip升高，从Cp、Cn和Cl抽取电流，并且Va开始下降30。由于Pl还没有导通，所以Id被延迟21，以及由于Ip的一部分来自于Cl，所以Vout稍微下降20。Va下降到点22，Pl在该点22开始导通，从而提供电流Id。Id对Cl充电，Vout升高M。随着Vout升高，Id的一部分通过Cp流到Va。该反馈动作减缓了 Va的下降，减缓了 Pl的导通和Id的升高。注意，随着Vout升高，Id的一部分通过Cn分流。尽管如此，VOut 升高得更缓慢，但是与现有技术的缓冲器相比，具有更好的控制性并且更少地依赖于Cl。换言之，反馈操作如下如果Cl更大，在相同的Id电流情况下，Vout将上升的更加缓慢，从而驱动更少的电流经过Cp。Va下降得更快，更快地导通Pl以及增大Id，从而更快地为Cl充电。如果Cl更小，Cl充电更快，Va上升更快，从而减缓了 Pl的导通，减缓了 Id的上升和 Cl的充电。当Vin回到低31时，Pl经由P2截止，N2截止，从而使得附导通。Vb为低并且开始走高32。随着Vb升高，其驱动电流通过Cn、Cp和Cl，其中Vout稍微升高34。附的导通被延迟33，但是附在点36开始导通，从而提供h以把Vout驱动为低38。这里降低的 Vout经由Cn从Vb抽取电流，减缓了 Vb的升高，从而减缓了 m的导通。该操作与前面描述的升高Vout的操作类似。图3A是图2A的基本电路的更详细的示意图。图3A中增加的部件为开关Sp，当 Vin升高时，开关Sp把Rp连接到Pl的栅极；以及开关Sn，当Vin为低时，开关Sn把1 连接到W的栅极。如图3B所示，电容Cp和Cn中的每一个都由P型CMOS晶体管和原生N型 CMOS晶体管的组合形成。在其它实施例中，电容Cp和Cn实质上可以为任何结构，例如由电容器形成、不是由二极管或晶体管形成，而是由被电介质分隔开的电极形成。Cp和Cn的其它例子包括单个或多个PMOS结构；单个或多个NMOS结构；PMOS和非原生NMOS结构的任意组合；相互连接的PMOS和NMOS (NM0S的栅极连接到PMOS的源极/漏极，PMOS的栅极连接到NMOS的源极/漏极，以及其它这种组合)；以及甚至在某些实施例中，反向偏置的双极结构。输出晶体管Pl和m通过开关Sp和Sn而隔离，并且由P2和N2保持截止，从而把输出晶体管Pl和m彼此隔离，实质上消除了任何“急剧短路”电流(crowbar current) 0 此外，由于不存在DC电流路径，所以该电路不消耗DC电流。图4示出了图3A、3B的电路的输出缓冲器响应，其中具有方波电压输入，IOpF负载电容对应于迹线40，75pF负载电容对应于迹线42，以及150pF对应于迹线44。相应的上升时间从迹线40的17纳秒到迹线44的37纳秒。图5例示了当Pl在位置22处导通从而产生电流Id时，Vout的上升沿以及下降沿Va (位于Pl的栅极处)。注意在Vout中的凹陷20处，P2尚未导通，并且首先经由Cp从 Cl抽取电流。圆圈部分是Il大约等于Icp的情况。应当理解，上述实施例是作为示例给出，并且能够进行许多改变和替换。因此，本发明的范围应该被示做是宽广的，并且仅由后面所附的权利要求来进行限定。
权利要求
1.一种输出缓冲器，包括反相器，所述反相器的输入端连接到输入信号，该反相器还限定了反相器输出； 上拉输出晶体管，所述上拉输出晶体管的漏极连接到信号输出； 电阻器，所述电阻器的一端连接到所述反相器输出，另一端连接到所述上拉输出晶体管的栅极；反馈电容器，所述反馈电容器连接在所述上拉输出晶体管的栅极与所述信号输出之间；其中，当所述输入信号变高时，所述反相器输出变低，并且栅极电压开始变低，从而导通所述上拉输出晶体管，所述信号输出开始变高，其中，所述信号输出变高驱动电流经过反馈电容器，由此减缓了栅极电压的下降，以及减缓了信号输出的上升，以及其中所述输出缓冲器不使用直流电流。
2.根据权利要求1的输出缓冲器，还包括 下拉晶体管，所述下拉晶体管的漏极连接到输出；第二电阻器，所述第二电阻器的一端连接到所述反相器输出，另一端连接到所述下拉晶体管的栅极；第二反馈电容器，所述第二反馈电容器连接在所述下拉晶体管的栅极与所述输出之间；其中，当所述反相器输出变高时，栅极电压开始变高，导通所述下拉输出晶体管，所述信号输出开始变低，其中信号输出变低驱动电流经过第二反馈电容器，由此减缓了下拉晶体管栅极电压的上升，以及减缓了信号输出的下降。
3.根据权利要求2的输出缓冲器，还包括第三晶体管，所述第三晶体管的源极连接到电源，所述第三晶体管的栅极连接到输入信号，所述第三晶体管的漏极连接到所述上拉输出晶体管的栅极，其中，当所述输入信号变高时，第三晶体管被导通，使得上拉输出晶体管截止；以及第四晶体管，所述第四晶体管的源极连接到地，所述第四晶体管的栅极连接到输入信号，所述第四晶体管的漏极连接到所述下拉晶体管的栅极，其中当输入信号变低时，第四晶体管导通，使得下拉晶体管截止。
4.根据权利要求3的输出缓冲器，还包括第一开关，所述第一开关连接在所述上拉输出晶体管的栅极、所述反馈电容器以及所述电阻器的一端之间，其中，当所述反相器输出变低时，所述第一开关导通，以及当所述反相器输出变高时，所述第一开关截止，以及第二开关，所述第二开关连接在所述下拉输出晶体管的栅极、所述第二反馈电容器以及所述第二电阻器的一端之间，其中当所述反相器输出变高时，该第二开关导通，当所述反相器输出变低时，该第二开关截止。
5.根据权利要求2的输出缓冲器，其中所述反馈电容器和所述第二反馈电容器都包括组合型的PMOS晶体管和并联的NMOS晶体管。
6.一种控制输出的边沿上升和下降时间的方法，该方法包括以下步骤 对输入信号进行反相，以及产生反相器输出；由所述反相器输出经由电阻器来驱动栅极以及导通上拉晶体管； 由所述上拉输出晶体管的漏极来驱动输出；经由连接到所述上拉晶体管的栅极的电容器来反馈所述输出；其中，当反馈时进行操作以抵消所述反相器输出，以及其中不使用直流电流。
7.根据权利要求6的方法，还包括步骤由反相器输出经由第二电阻器来驱动栅极以及导通下拉晶体管； 由第二晶体管的漏极来驱动输出；经由连接到所述下拉晶体管的栅极的第二电容器对输出进行第二反馈。
8.根据权利要求7的方法，还包括以下步骤由所述输入信号导通第三晶体管，其中，当所述第三晶体管导通时，其使得所述上拉晶体管截止；以及由所述输入信号导通第四晶体管，其中，当所述第四晶体管导通时，其使得所述下拉晶体管截止。
9.根据权利要求8的方法，还包括以下步骤当所述下拉晶体管导通时，断开所述上拉输出晶体管的栅极与所述反馈电容器和电阻器之间的连接；以及当所述上拉晶体管导通时，断开所述下拉输出晶体管的栅极与所述第二反馈电容器和第二电阻器之间的连接。
全文摘要
一种输出缓冲器利用电容性反馈来大体上与负载电容无关地控制输出转换速率。本发明减缓了上升和下降转换速率并且通过电容性反馈减小了负载电容对转换速率的影响，以及不使用直流电流。采用晶体管开关来在电路部件和功能之间进行隔离以及减小噪声和干扰。
文档编号H03K19/0175GK102362433SQ201080013217
公开日2012年2月22日 申请日期2010年3月4日 优先权日2009年3月25日
发明者J·B·布梅尔, N·干格内, R·L·亚伯勒 申请人:快捷半导体有限公司