专利名称：Pll电路的制作方法
技术领域：
本发明涉及PLL (Wiase Locked Loop 锁相环)电路，特别是涉及无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。
背景技术：
[以往的PLL电路图9]参照图9对以往的PLL电路进行说明。图9是以往的PLL电路的结构图。如图9所示，以往的PLL电路由以下部分构成VC0(VoltageControlled Oscillator 电压控制振荡器)1、PLL IC(PLL IntegratedCircuit 相位比较单元)2、模拟滤波器3、基准振荡器4、DDS (DirectDigital Synthesizer 直接数字频率合成器)电路5、 控制电路6。VCOl根据从模拟滤波器3输出的控制电压而输出所期望的振荡频率Rmt。PLL IC2输入振荡频率Rnit，利用从控制电路6供给的分频比的设定值，以来自 DDS电路5的输出频率Fdds作为基准信号(时钟)而进行分频，并将分频频率输出到模拟滤波器3。模拟滤波器3对来自PLL IC2的分频频率进行平滑化并作为VCOl的控制电压输
出ο基准振荡器4 由 VCXO(Voltage Controlled Crystal Oscillator 压控晶体振荡器)、TCXO(Temperature Compensated CrystalOscillator 温度补偿晶体振荡器)、 0CX0(Oven Controlled CrystalOscillator 恒温晶体振荡器)等构成，按照来自控制电路 6的基准频率选择信号将基准频率Fref输出到DDS电路5中。DDS电路5按照来自控制电路6的Fdds选择信号，将基于来自基准振荡器4的基准频率Fref而生成的输出频率Fdds输出到PLLIC2。控制电路6向基准振荡器4输出基准频率选择信号，向DDS电路5输出Fdds选择信号，向PLL IC2输出分频比的设定数据。[以往的PLL电路的动作]在以往的PLL电路中，控制电路6对PLL IC2和DDS电路5输出成为在将PLL电路作为振荡器使用的系统中的规定的信道(频率)那样的数据(分频比的设定数据、Fdds 选择信号)，并进行设定。PLL IC2根据设定数据而决定分频比、计数值，DDS电路5决定作为PLL IC2的基准信号而使用的任意的输出频率Fdds。由此，VCO输出成为规定频率Rnit。[相关技术]另外，作为相关的现有技术，有日本特开平07-131343号公报“周波数* >七寸 4〒”(申请人艾可慕株式会社)[专利文献1]、日本特开2007-208367号公报“同期信号生成装置、送信機及^制御方法”(申请人健伍株式会社)[专利文献2]、日本特开 2002-141797号公报“周波数〉申请人三菱电机株式会社)[专利文献3]。
在专利文献1中公开了如下内容在频率合成器中，在存储器中针对每个输出频率存储基准频率切换信号和DDS输出频率切换信号的组，在PLL电路锁定了时，将不需要的波分量限定到通过频带外。在专利文献2中公开了如下内容在同步信号生成装置中，调整分频器(1/N)的分频比N、DDS的输出频率/输入频率、分频器(1/M a)的分频比M a、倍频器(XM b)的倍频系数M b，以使发送波成为指示频率，并将DDS中的输入频率与输出频率的组合在DDS的输出中的寄生信号设为规定电平以下。在专利文献3中，公开有如下内容在频率合成器中，在将DDS的输出输入相位同步环之前，使之通过窄频带的频率可变型滤波器，并使该滤波器的中心频率变化而去除寄生信号。
发明内容
在以往的PLL电路中，在被作为合成器而使用的情况下，通过改变DDS电路输出频率Fdds、PLL IC的设定而使多信道输出成为可能，但是能够作为DDS而输出的频率Fdds存在上限，为了提高振荡频率Rmt，需要提高PLL IC内的分频比。但是，通过提高PLL IC内的分频比，存在使利用Fdds而得到的噪声特性劣化的问题。例如，在设分频比为100的情况下，会伴随2010gl00 = 40dB的劣化。此外，提高DDS电路输出频率本身也增大了作为电路的消耗电力，从而存在PLL电路的可靠性降低的问题。另外，在专利文献1，2，3中，不是利用针对基准频率及其倍频频率的Fdds的重叠频率生成Fdds (希望)而选择所期望的频率的结构。本发明是鉴于上述实际状况而作出的，目的在于提供一种无需使电力噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。用于解决上述现有例子的问题的本发明为一种PLL电路，具有电压控制振荡器以及相位比较单元，该相位比较单元对电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为电压控制振荡器的控制电压而输出，该PLL电路具有 基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自DDS电路的输出信号进行放大；可变滤波器，按照从外部输入的可变频率设定值将频率通过频带设为可变，而使来自第1放大器的输出信号通过；第2放大器，利用从外部输入的第2放大设定值对来自可变滤波器的输出信号进行放大，并作为基准信号而输出到相位比较单元；以及控制电路，如果输入了将基准信号设为所希望的频率的指示信号，则向基准振荡器输出对应于该指示信号的基准频率选择信号，向DDS电路输出对应于该指示信号的输出指示信号，向第1放大器输出对应于该指示信号的第1放大设定值，向可变滤波器输出对应于该指示信号的可变频率设定值，向第2放大器输出对应于该指示信号的第2放大设定值，向相位比较单元输出分频比，因为PLL电路具有上述结构，所以具有如下效果能够精细且在宽的范围内生成并选择所希望的基准信号，无需使噪声特性劣化、就能抑制消耗电力而提高电路的可靠性。本发明在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路输出将基准振荡器中的基准频率和DDS电路中的输出信号这双方设为可变的基准频率选择信号和输出指示信号。本发明在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路使在DDS 电路中针对基准频率以及该频率的倍频频率生成输出信号的重叠频率，并输出可变频率设定值，以利用可变滤波器选择所希望的频率。本发明在上述PLL电路中，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于指示信号而存储第1放大设定值、第2放大设定值、可变频率设定值、分频比；以及控制部，针对指示信号的输入参照频率表格而输出对应的基准频率选择信号和输出指示信号，参照设定值对应表格而输出对应的第1放大设定值、第2放大设定值、可变频率设定值、分频比。本发明为一种PLL电路，具有电压控制振荡器以及相位比较单元，该相位比较单元对电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该PLL电路具有基准振荡器，根据基准频率选择信号而将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自DDS电路的输出信号进行放大；多个滤波器，具有各自不同的频率通过频带特性；第1开关，根据从外部输入的选择信号而选择多个滤波器，并将来自第1放大器的输出信号输出到该所选择的滤波器中；第2开关，根据从外部输入的选择信号而选择所选择的滤波器，并输出来自该滤波器的输出信号；第2放大器，利用从外部输入的第2放大设定值对来自第2开关的输出信号进行放大，并作为基准信号而输出到相位比较单元；以及控制电路，如果输入了将基准信号设为所希望的频率的指示信号，则向基准振荡器输出对应于该指示信号的基准频率选择信号， 向DDS电路输出对应于该指示信号的输出指示信号，向第1放大器输出对应于该指示信号的第1放大设定值，向第2放大器输出对应于该指示信号的第2放大设定值，向第1开关和第2开关输出对应于该指示信号的选择信号，向相位比较单元输出分频比，因为PLL电路具有上述结构，所以具有如下效果能够精细且在宽的范围内生成并选择所希望的基准信号， 无需使噪声特性劣化、就能抑制消耗电力而提高电路的可靠性。本发明在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路输出将基准振荡器中的基准频率和DDS电路中的输出信号的双方设为可变的基准频率选择信号和输出指示信号。本发明在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路使在DDS 电路中针对基准频率及该频率的倍频频率生成输出信号的重叠频率，并输出选择信号，以利用第1开关以及第2开关选择所希望的频率。本发明在上述PLL电路中，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于指示信号而存储第1放大设定值、第2放大设定值、选择信号、分频比；以及控制部，针对指示信号的输入参照频率表格而输出对应的基准频率选择信号和输出指示信号，参照设定值对应表格而输出对应的第1放大设定值、第2放大设定值、选择信号、分频比。
图1是第IPLL电路的结构图。图2是示出DDS电路的结构例的图。图3是示出可变滤波器的例1的图。图4是示出可变滤波器的例2的图。图5是示出所得到的Fdds (希望)的例子的图。图6是控制电路的结构图。图7是控制部流程图。图8是第2实施方式中的PLL电路的结构图。图9是以往的PLL电路的结构图。附图标记说明1. . . VC0,2. . . PLL IC,3...模拟滤波器、4...基准振荡器、5. . . DDS 电路、6...控制电路、7...第1放大器(AMP)、8...可变滤波器、8a...滤波器、8b...滤波器、8c...滤波器、9···第 2 放大器(A M P)、10a···第 1 开关(Sff(I))UOb...第 2 开关(Sff (2)) ,51...加法器、52...双稳态多谐振荡器(flip-flop),53...正弦波表格、54...数字/模拟转换器 (DAC) ,55...滤波器、61...控制部、62...频率表格、63...设定值等对应表格
具体实施例方式参照附图对本发明的实施方式进行说明。[实施方式的概要]本发明的实施方式中的PLL电路，如果针对基准频率Fref设定DDS电路的输出频率？(1(18，则产生卩仪€士？(1(18、？仪€\2士？(1(18、？仪€\3士？(1(18、· · 、这样的重叠频率分量。在本PLL电路中，利用这些重叠的频率分量，能够将Fref和Fdds设为可变而通过其组合得到所期望的Fdds (希望)。[第IPLL 电路图 1]参照图1对本发明的第1的实施方式中的PLL电路(第IPLL电路)进行说明。图 1是第IPLL电路的结构图。如图1所示，第IPLL电路具有VC01、PLL IC2、模拟滤波器3、基准振荡器4、DDS电路5、控制电路6、第1放大器(AMP)7、可变滤波器(Filter)8、第2放大器(AMP)9。[各部分]对第IPLL电路的各部分进行说明。VCOl根据从模拟滤波器3输出的控制电压而输出所期望的振荡频率Rmt。PLL IC2是如下所述的相位比较器或相位比较单元输入振荡频率Rmt，利用从控制电路6供给的分频比的设定值，以从DDS电路5经由第2的放大器9而输出的输出频率Fdds (希望)作为基准信号(时钟)而进行分频，并将分频频率输出到模拟滤波器3。模拟滤波器3对来自PLL IC2的分频频率进行平滑化，并作为VCOl的控制电压而输出。
基准振荡器4由VCX0、TCX0、0CM)等构成，按照来自控制电路6的基准频率选择信号将基准频率Fref输出到DDS电路5。DDS电路5按照来自控制电路6的Fdds选择信号，基于来自基准振荡器4的基准频率Fref而生成Fdds并输出到第1的AMP7中。在此，在DDS电路5中，不仅生成Fdds，还产生在基准频率Fref及其倍频频率 FrefXN上士Fdds的重叠频率，这些频率信号也从DDS电路5输出到第1AMP7中。控制电路6向基准振荡器4输出基准频率Fref选择信号，向DDS电路5输出Fdds 选择信号，向第1AMP7以及第2AMP9输出放大设定值1，2，向可变滤波器8输出可变频率设定值，向PLL IC2输出分频比的设定数据。关于控制电路6的内部结构、处理内容将在后说明。第1放大器(AMP) 7利用来自控制电路6的放大设定值1而对应于选择来自DDS 电路5的输出信号的信号进行放大。可变滤波器8根据来自控制电路6的可变频率设定值将通过频带设为可变，使来自第1AMP7的信号(所选择的信号)通过，并输入到第2AMP9中。第2放大器(AMP) 9利用来自控制电路6的放大设定值2而对应于选择来自可变滤波器8的输出信号的信号进行放大。[DDS 电路图 2]接下来，参照图2对DDS电路5进行说明。图2是示出DDS电路的结构例的图。如图2所示，DDS电路5由加法器51、双稳态多谐振荡器52、正弦波表格53、数字 /模拟转换器(DAC) M、滤波器55构成。向双稳态多谐振荡器52和DACM输入基于来自基准振荡器4的基准频率Fref的采样时钟。加法器51对从控制电路6输入的频率设定值和来自双稳态多谐振荡器52的输出值进行加法运算并输出到双稳态多谐振荡器52。双稳态多谐振荡器52利用采样时钟对来自加法器51的值进行采样并将采样值输出到加法器51和正弦波表格53中。正弦波表格53是存储针对输入值的正弦波的输出值的表格，将来自双稳态多谐振荡器52的输入值作为表格地址而读取对应的正弦波的数据，并作为表格数据而输出到 DAC54 中。DAC54使用采样时钟对来自正弦波表格53的表格数据进行模拟变换并输出到滤波器55中。滤波器55对来自DACM的输出进行滤波，并作为模拟/正弦波而输出到第1AMP7中。[可变滤波器图3，4]接下来，参照图3、4对可变滤波器8进行说明。图3是示出可变滤波器的例1的图，图4是示出可变滤波器的例2的图。如图3所示，可变滤波器1在输入端子与输出端子之间串联连接可变电容二极管 D、电容器C、线圈L，在可变电容二极管D与电容器C之间经由电阻Rl而施加电源Vc，电阻 R2的一端与输入段连接，另一端接地。
另外，如图4所示，可变滤波器2以可变滤波器1为基础，将线圈L2的一端与输入段连接另一端接地，另外，电容器C2的一端与输入段连接而另一端连接在二极管D2的阴极侧，二极管D2的阳极侧接地，在电容器C2与二极管D2之间，经由电阻R 2而连接电压Vcl。 另外，在输出段也具有与输入段相同的结构。[Fdds (希望)的例子图5]接下来，利用图5对通过Fref与Fdds的组合而得到的Fdds (希望)的例子进行说明。图5示出所得到的Fdds (希望)的例子的图。在图5中，示出设Fref固定为40MHz JiFdds以IMHz的步进从IOMHz到20MHz变化时所发生的重叠频率的例子。以往，在仅使Fdds变化的情况下，仅能得到10 20MHz。与此相对，在图5的例子中，在利用了针对40MHz和40MHz的倍频频率的士Fdds的重叠频率的情况下，能够以IMHz 的步进得到20MHz 30MHz、50MHz 70MHz等的Fdds (希望)频率。另外，根据用途，通过将Fdds的变化幅度改变100kHz、IOkHz等并改变Fref能够精细且在宽范围内得到Fdds (希望)。另外，为了提高Fdds(希望)的选择精度而设置可变滤波器8，为了提高PLL IC2 的输入电平而设置有第1AMP7、第2AMP9。[控制电路图6]接下来，参照图6对控制电路6进行说明。图6是控制电路的结构图。如图6所示，控制电路6基本地具有控制部61、频率表格62、设定值等对应表格 63。控制部61输入来自外部的Fdds (希望)指示信号，对应于该指示信号参照频率表格62和设定值等对应表格63输出以下的信号、值。其中，所说的Fdds (希望)指示信号是PLL电路的设定者用于得到Fdds (希望) 的指示信号。Fref选择信号是用于确定在基准振荡器4中振荡的基准频率Fref的信号。Fdds指示信号是指定DDS电路5中的Fdds的信号。放大设定值1表示对应于Fdds (希望)的第1AMP7中的放大设定值，放大设定值 2表示第2AMP9中的放大设定值。可变频率设定值是对应于Fdds (希望)的可变滤波器8中的可变频率设定值。
分频比N表示对应于Fdds (希望)的PLL IC2中的分频比。频率表格62存储对应于Fdds (希望)指示信号的Fref选择信号的值、Fdds指示信号的值，具体而言，图5所示的对应关系为能够根据Fdds (希望)得到Fref和Fdds的表格。如上所述，Fref和Fdds都能够精细地设定其值。设定值等对应表格63针对Fdds (希望)指示信号而预先存储有放大设定值1，2、 可变频率设定值、分频比N。[控制部流程图7]接下来，参照图7对控制部61中的处理进行说明。图7是控制部的流程图。如果从外部(操作者或设定者)输入了 Fdds (希望)指示信号(Si)，则控制部61 参照频率表格62而确定Fref、FrefXN, Fdds (S2)，并将Fref选择信号输出到基准振荡器
94中(S3)，将Fdds指示信号输入到DDS电路5中(S4)。另外，控制部61参照设定值等对应表格63向AMP7、9输出对应于Fdds (希望)的对AMP7、9的放大设定值(S5)。进而，控制部6参照设定值等对应表格63向可变滤波器8输出对应于Fdds (希望)的可变频率设定值(S6)，向PLL IC2输出对应于Fdds (希望)的分频比N(S7)。[第 2PLL 电路图 8]接下来，参照图8对第2实施方式中的PLL电路(第2PLL电路)进行说明。图8 是第2实施方式中的PLL电路的结构图。如图8所示，作为与图1所示的第IPLL电路不同的部分，在于第2的PLL电路不设置可变滤波器8而设置有多个滤波器8a，8b，8c、用于选择这些滤波器的第1开关 (SW(I)) 10a、第 2 开关(Sff (2)) IOb 这一点。另外，在图1中，控制电路6对可变滤波器8输出了可变频率设定值，但在图8中， 控制电路6对SW(I) IOa和SW(2) IOb输出滤波器选择的指示信号。在图8中，示出3个滤波器8a 8c，但既可以是2个，也可以是4个以上。[不同的各部分]对在第2PLL电路中与第IPLL电路不同的各部分进行说明。第1AMP7向SW(I) IOa输出放大输出。Sff(I)IOa向按照来自控制电路6的滤波器选择信号所选择的滤波器输出来自第 1AMP7的放大信号。SWQ) IOb选择来自按照来自控制电路6的滤波器选择信号所选择的滤波器的输出，并输出到第2AMP9中。第2AMP9对来自SW(2) IOb的输出进行放大并作为Fdds (希望)而输出到PLL IC2中。然后，控制电路6对SW(I) IOa和SW⑵IOb输出选择所使用的滤波器的滤波器选
择指示信号。因此，在控制部内的结构中，在设定值等对应表格63中替代可变频率设定值而存储用于针对2个开关选择所使用的滤波器的滤波器选择指示信号，控制部61针对Fdds (希望)指示信号参照设定值等对应表格63，向2个SW输出滤波器选择指示信号。[实施方式的効果]本发明的实施方式中的PLL电路，通过做到能够精细地设定Fref和Fdds这双方的值，从而通过两者的组合生成精细且宽范围内的Fdds (希望)，通过可变滤波器8或多个滤波器8a 8c选择所期望的Fdds (希望)，并提供给PLL IC2，所以具有如下效果无需使噪声特性劣化，就能通过抑制DDS电路5的消耗电力而抑制PLL电路的消耗电力，从而提高电路的可靠性。本发明适用于无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。
权利要求
1.一种PLL电路，具有电压控制振荡器和相位比较单元，该相位比较单元对所述电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该PLL电路的特征在于，具有基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对所述基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自所述DDS电路的输出信号进行放大；可变滤波器，按照从外部输入的可变频率设定值将频率通过频带设为可变，而使来自所述第1放大器的输出信号通过；第2放大器，利用从外部输入的第2放大设定值对来自所述可变滤波器的输出信号进行放大，并作为基准信号而输出到所述相位比较单元；以及控制电路，如果输入了将所述基准信号设为所希望的频率的指示信号，则向所述基准振荡器输出对应于该指示信号的基准频率选择信号，向所述DDS电路输出对应于该指示信号的输出指示信号，向所述第1放大器输出对应于该指示信号的第1放大设定值，向所述可变滤波器输出对应于该指示信号的可变频率设定值，向所述第2放大器输出对应于该指示信号的第2放大设定值，向所述相位比较单元输出分频比。
2.根据权利要求1所述的PLL电路，其特征在于，为了将基准信号设为所希望的频率，控制电路输出将基准振荡器中的基准频率和DDS 电路中的输出信号这双方设为可变的基准频率选择信号和输出指示信号。
3.根据权利要求1或2所述的PLL电路，其特征在于，为了将基准信号设为所希望的频率，控制电路使在DDS电路中针对基准频率以及该频率的倍频频率而生成输出信号的重叠频率，并输出可变频率设定值，以利用可变滤波器选择所希望的频率。
4.根据权利要求1或2所述的PLL电路，其特征在于，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于所述指示信号而存储第1放大设定值、第2放大设定值、 可变频率设定值和分频比；以及控制部，针对所述指示信号的输入参照所述频率表格而输出对应的基准频率选择信号和输出指示信号，参照所述设定值对应表格而输出对应的第1 放大设定值、第2放大设定值、可变频率设定值和分频比。
5.根据权利要求3所述的PLL电路，其特征在于，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于所述指示信号而存储第1放大设定值、第2放大设定值、 可变频率设定值和分频比；以及控制部，针对所述指示信号的输入参照所述频率表格而输出对应的基准频率选择信号和输出指示信号，参照所述设定值对应表格而输出对应的第1 放大设定值、第2放大设定值、可变频率设定值和分频比。
6.一种PLL电路，具有电压控制振荡器以及相位比较单元，该相位比较单元对所述电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该PLL电路的特征在于，具有基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对所述基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自所述DDS电路的输出信号进行放大；多个滤波器，具有各自不同的频率通过频带特性；第1开关，根据从外部输入的选择信号而选择所述多个滤波器，并将来自所述第1放大器的输出信号输出到该所选择的滤波器；第2开关，根据从外部输入的选择信号而选择所述所选择的滤波器，并输出来自该滤波器的输出信号；第2放大器，利用从外部输入的第2放大设定值对来自所述第2开关的输出信号进行放大，并作为基准信号而输出到所述相位比较单元中；以及控制电路，如果输入了将所述基准信号设为所希望的频率的指示信号，则向所述基准振荡器输出对应于该指示信号的基准频率选择信号，向所述DDS电路输出对应于该指示信号的输出指示信号，向所述第1放大器输出对应于该指示信号的第1放大设定值，向所述第 2放大器输出对应于该指示信号的第2放大设定值，向所述第1开关和所述第2开关输出对应于该指示信号的选择信号，向所述相位比较单元输出分频比。
7.根据权利要求6所述的PLL电路，其特征在于，为了将基准信号设为所希望的频率，控制电路输出将基准振荡器中的基准频率和DDS 电路中的输出信号这双方设为可变的基准频率选择信号和输出指示信号。
8.根据权利要求6或7所述的PLL电路，其特征在于，为了将基准信号设为所希望的频率，控制电路使在DDS电路中针对基准频率及该频率的倍频频率生成输出信号的重叠频率，并输出选择信号，以利用第1开关以及第2开关选择所希望的频率。
9.根据权利要求6或7所述的PLL电路，其特征在于，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于所述指示信号而存储第1放大设定值、第2放大设定值、 选择信号和分频比；以及控制部，针对所述指示信号的输入参照所述频率表格而输出对应的基准频率选择信号和输出指示信号，参照所述设定值对应表格而输出对应的第1放大设定值、第2放大设定值、选择信号和分频比。
10.根据权利要求8所述的PLL电路，其特征在于，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于所述指示信号而存储第1放大设定值、第2放大设定值、 选择信号和分频比；以及控制部，针对所述指示信号的输入参照所述频率表格而输出对应的基准频率选择信号和输出指示信号，参照所述设定值对应表格而输出对应的第1放大设定值、第2放大设定值、选择信号和分频比。
全文摘要
本发明提供一种无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。在该PLL电路中，具备对来自VCO(1)的输出频率Fout进行分频而与基准信号进行相位比较，将相位差作为控制电压而反馈到VCO(1)的PLL IC(2)，控制电路(6)能够精细地设定基准频率Fref和DDS电路(5)中的输出频率Fdds这双方频率，通过两者的组合，在DDS电路(5)中生成针对Fref及其倍频频率的Fdds的重叠频率，利用第1AMP(7)进行放大，通过可变滤波器(8)选择所期望的Fdds(希望)，利用第2AMP(9)进行放大而作为基准信号供给到PLL IC(2)中，控制电路(6)将分频比N也供给到PLL IC(2)中。
文档编号H03L7/18GK102163971SQ20111003991
公开日2011年8月24日 申请日期2011年2月17日 优先权日2010年2月19日
发明者土屋昇一, 大西直树, 木村弘树 申请人:日本电波工业株式会社