专利名称：一种fpga输入输出块阻抗匹配控制方法及控制系统的制作方法
技术领域：
本发明属于集成电路技术领域，尤其涉及一种FPGA输入输出块阻抗匹配控制方法及控制系统。
背景技术：
FPGA主要由大量的可编程单元、输入输出块和布线资源构成。输入输出块是内部可编程单元与外部引脚的可编程接口。随着FPGA芯片规模日益增大和系统时钟速率日益提高，电路板上的信号反射和振铃现象越来越突出，保持信号完整性成为关键问题。传统的阻抗匹配方法是在靠近器件引脚处加装终端电阻器，使得I/O阻抗与传输线特征阻抗匹配。但这样会加大电路板面积和组件数，在大规模芯片中实现起来很困难。
发明内容
为了解决上述问题，本发明实施例的目的在于提供一种FPGA输入输出块阻抗匹配控制方法及控制系统。本发明实施例是这样实现的，一种FPGA输入输出块阻抗匹配控制方法，所述方法包括以下步骤
主控制器设置驱动管为默认导通状态；
主控制器输出N_0R_P为低电平，P参考基准电压VPREF与外接基准电阻到地的基准管脚比较，反馈比较结果HI_L0_P到主控制器；
主控制器根据输入HI_L0_P，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述DATA信号对P驱动管进行导通信息调整，当HI_L0_P为低电平时，P驱动管调整完成；
主控制器输出N_0R_P为高电平，N参考基准电压VNREF与外接基准电阻到I/O电源VCC 的基准管脚比较，反馈比较结果HI_L0_N到主控制器；
主控制器根据输入HI_L0_N，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述DATA信号对N驱动管进行导通信息调整，当HI_L0_N为高电平时，N驱动管调整完成；
调整完成标志信号DONE跳变为高电平。进一步地，所述默认导通状态为精调驱动管全部关闭，粗调驱动管中的三个导通。进一步地，所述主控制器输出的8位串行信号DATA中的前五位直接控制精调驱动管，以计数方式不断开启精调驱动管，直到完成对精调驱动管的调整；后三位经过译码器控制粗调驱动管，一次性完成对粗调驱动管的调整。进一步地，本地控制器工作过程为接收到的8位串行信号DATA送入8位移位寄存器，其中，移位寄存器输出的低三位经过译码器产生7位输出，再经过7位锁存器，在7位预驱动器中加入数据信号0和三态控制信号TRI，产生粗调控制信号CP<7:1>和CN<7:1> ；移位寄存器输出的高五位直接送入5位锁存器，在5位预驱动器中加入数据信号O和三态控制信号TRI，产生精调控制信号FP<5:1>和FN<5:1>。本发明 实施例的另一目的在于一种FPGA输入输出块阻抗匹配控制系统，包括一个主控制器、N个本地控制器、N个多个驱动管、N-2个接收器、第一比较器、第二比较器、一个连接到地的参考电阻和一个连接到I/O电源VCC的参考电阻，所述N为根据需要选取的大于2的整数，
所述N个本地控制器均连接到该主控制器的DATA引脚、LCLK引脚、N_0R_P引脚以及 UPDATE引脚，每个本地控制器对应连接一个驱动管，
一个驱动管与一个连接到地的参考电阻Rpkef相连，并且该驱动管还连接到第一比较器的反相输入端，该第一比较器的输出端连接到该主控制器的HI_L0_P引脚；另有一个驱动管分别与第二比较器的反相输入端、一个另一端连接到I/O电源VCC的参考电阻Rnkef相连， 该第二比较器的输出端连接到该主控制器的HI_L0_N引脚；对于另外的N-2个驱动管，每个驱动管分别连接一个接收器。进一步地，所述本地控制器包括移位寄存器，与所述移位寄存器相连的译码器，所述译码器的输出端分别与两个7位的锁存器组相连，所述两个7位锁存器组分别与7位P 预驱动器、7位N预驱动器相连，所述7位P预驱动器和7位N预驱动器的输入端连接有导通信号逻辑电路；所述移位寄存器还与两个5位的锁存器组相连，所述两个5位锁存器组分别与5位P预驱动器、5位N预驱动器相连，
UPDATE和N_0R_P经过所述导通信号逻辑电路，由所述导通信号逻辑电路产生用于P驱动管导通情况的更新信号UPDATE_P和用于N驱动管导通情况的更新信号UPDATE_N。在本发明的实施例中，通过采用新的FPGA输入输出块阻抗匹配方法，取得以下有益效果调整完成标志信号DONE跳变为高电平以后，通过芯片内部的驱动管即可实现FPGA 输入输出块和传输线终端的匹配，实现信号高速无损耗传输。
图1是本发明实施例提供的FPGA输入输出块阻抗匹配控制系统结构图； 图2是本发明实施例提供的主控制器P驱动管调整时序转换图3是本发明实施例提供的主控制器时序图； 图4是本发明实施例提供的本地控制器结构示意图； 图5是本发明实施例提供的驱动管示意图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。图1示出了本发明实施例提供的FPGA输入输出块阻抗匹配控制系统的结构，包括一个主控制器、N个本地控制器、N个多个驱动管、N-2个接收器、第一比较器、第二比较器、 一个连接到地的参考电阻和一个连接到I/O电源VCC的参考电阻。其中，N为大于2的整数，根据需要进行选取。
所述N个本地控制器(在本实施例中，N为4)均连接到该主控制器的DATA引脚、 LCLK引脚、N_0R_P引脚以及UPDATE引脚。每个本地控制器对应连接一个驱动管(通过CP、 FP、CN、FN)。其中，一个驱动管与一个连接到地的参考电阻Rpkef相连，并且该驱动管还连接到第一比较器的反相输入端。该第一比较器的输出端连接到该主控制器的HI_L0_P引脚。 其中，另有一个驱动管分别与第二比较器的反相输入端、一个另一端连接到I/O电源VCC的参考电阻Rnkef相连。该第二比较器的输出端连接到该主控制器的HI_L0_N引脚。对于另外的N-2个驱动管，每个驱动管分别连接一个接收器。除此以外，该主控制器还包括CLK输入引脚、EN输入引脚以及DONE输出引脚。图2为本发明实施例提供的主控制器P驱动管调整时序转换图，SX为主控制器的某种内部状态(X为广64)。时序说明如下
(1)系统启动时，主控制器进入状态S0，当接收到HI_L0_P为“0”时，进入状态Si，输出 DATA为“00000_011”，P驱动管调整完成；当接收到HI_L0_P为“1”时，进入状态S2。(2)当接收到HI_L0_P*“0”时，进入状态S3，输出DATA为“00000_011”，P驱动管调整完成；当接收到HI_L0_P为“1”时，进入状态S4。(3)当接收到HI_L0_P*“0”时，进入状态S5，输出DATA为“00001_011”，P驱动管调整完成；当接收到HI_L0_P为“1”时，进入状态S6。(4)当接收到HI_L0_P*“0”时，进入状态S7，输出DATA为“00010_011”，P驱动管调整完成；当接收到HI_L0_P为“1”时，进入状态S8。中间的时序与上述4个时序过程类似，此处不再赘述。(32)当接收到 HI_L0_P*“0” 时，进入状态 S63，输出 DATA 为 “11110_011”，P 驱动管调整完成；当接收到HI_L0_P为“1”时，进入状态S64，P驱动管调整完成。参见图3，为本发明实施例提供的主控制器时序，主控制器输入时钟CLK频率为 20MHz,占空比50%。输出时钟LCLK是本地控制器中移位寄存器的输入时钟，前8个时钟周期的时钟脉冲用于将主控制器产生的8位串行调整信息DATA转化成并行数据，后12个时钟周期的低电平期间，主控制器将产生新的8位串行调整信息。输出UPDATE是本地控制器更新驱动管导通状况的控制信号，在LCLK时钟脉冲后经过一个时钟周期的延迟，输出一个时钟周期的高电平脉冲。输出N_0R_P是调整N驱动管或P驱动管的控制信号，在N_0R_P 为低电平期间进行P驱动管的调整，在N_0R_P为高电平期间进行N驱动管的调整，N_0R_P 为低电平或高电平的宽度由调整过程决定。输出DONE是调整完成标志信号，在N_0R_P由高电平跳变道低电平时产生。参见图4，为本发明实施例提供的本地控制器的结构。本地控制器包括移位寄存器，与所述移位寄存器相连的译码器。所述译码器的输出端分别与两个7位的锁存器组相连，所述两个锁存器组分别与7位P预驱动器、7位N预驱动器相连。所述7位P预驱动器和7位N预驱动器的输入端连接有导通信号逻辑电路。所述移位寄存器还与两个5位的锁存器组相连，所述两个锁存器组分别与5位P预驱动器、5位N预驱动器相连。UPDATE和N_0R_P经过所述导通信号逻辑电路，由所述导通信号逻辑电路产生用于P驱动管导通情况的更新信号UPDATE_P和用于N驱动管导通情况的更新信号UPDATE_N。8位串行调整信息DATA送入移位寄存器，其中移位寄存器输出的低三位经过译码器产生7位输出，再经过两个分别由UPDATE_P和UPDATE_N使能的7位锁存器，在7位P预驱动器和7位N预驱动器中加入数据信号O和三态控制信号TRI，产生粗调控制信号CP<7 1> 和CN<7 1>。移位寄存器输出的高五位直接送入两个分别由UPDATE_P和UPDATE_N使能的 5位锁存器，在5位P预驱动器和5位N预驱动器中加入数据信号O和三态控制信号TRI， 产生精调控制信号FP<5:1>和FN<5:1>。参见图5。精调P驱动管宽长比都为IX，5个精 调P驱动管宽长比依次为1X、2X、 4X、8X和16X，分别由FP<1>、FP<2>、FP<3>、FP<4>和FP<5>控制。粗调N驱动管宽长比都为1Y，5个精调N驱动管宽长比依次为1Y、2Y、4Y、8Y和16Υ，分别由FN<1>、FN<2>、FN<3>、 FN<4> 和 FN<5> 控制。本发明的相应的控制方法包括以下步骤主控制器设置驱动管默认导通状态； 主控制器输出N_0R_P为低电平，P参考基准电压VPREF与外接基准电阻到地的基准管
脚比较，反馈比较结果HI_L0_P到主控制器；
主控制器根据输入HI_L0_P，输出8位串行信号DATA到所有的本地控制器，当HI_L0_P 为低电平时，P驱动管调整完成；
主控制器输出N_0R_P为高电平，N参考基准电压VNREF与外接基准电阻到I/O电源VCC 的基准管脚比较，反馈比较结果HI_L0_N到主控制器；
主控制器根据输入HI_L0_N，输出8位串行信号DATA到所有的本地控制器，当HI_L0_N 为高电平时，N驱动管调整完成；
调整完成标志信号DONE跳变为高电平。在本发明的实施例中，所述默认导通状态为精调驱动管全部关闭，粗调驱动管中的三个导通。在本发明的实施例中，所述主控制器输出的8位串行信号DATA中的前五位直接控制精调驱动管，以计数方式不断开启精调驱动管，直到完成对精调驱动管的调整；后三位经过译码器控制粗调驱动管，一次性完成对粗调驱动管的调整。在本发明的实施例中，本地控制器工作过程为接收到的8位串行信号DATA送入 8位移位寄存器，其中，移位寄存器输出的低三位经过译码器产生7位输出，再经过7位锁存器，在7位预驱动器中加入数据信号0和三态控制信号TRI，产生粗调控制信号CP<7:1>和 CN<7:1> ；移位寄存器输出的高五位直接送入5位锁存器，在5位预驱动器中加入数据信号 0和三态控制信号TRI，产生精调控制信号FP<5:1>和FN<5:1>。相对于本发明的控制系统，本发明实施例的FPGA输入输出块阻抗匹配控制方法包括以下步骤
主控制器设置驱动管为默认导通状态；主控制器输出N_0R_P为低电平，P参考基准电压VPREF与外接基准电阻到地的基准管脚比较，反馈比较结果HI_L0_P到主控制器；主控制器根据输入HI_L0_P，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述 DATA信号对P驱动管进行导通信息调整，当HI_L0_P为低电平时，P驱动管调整完成；主控制器输出N_0R_P为高电平，N参考基准电压VNREF与外接基准电阻到I/O电源VCC的基准管脚比较，反馈比较结果HI_L0_N到主控制器；主控制器根据输入HI_L0_N，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述DATA信号对N驱动管进行导通信息调整，当HI_L0_N为高电平时，N驱动管调整完成；调整完成标志信号DONE跳变为高电平。在本发明的实施例中，所述默认导通状态为精调驱动管全部关闭，粗调驱动管中的三个导通。在本发明的实施例中，所述主控制器输出的8位串行信号DATA中的前五位直接控制精调驱动管，以计数方式不断开启精调驱动管，直到完成对精调驱动管的调整；后三位经过译码器控制粗调驱动管，一次性完成对粗调驱动管的调整。在本发明的实施例中，本地控制器工作过程为接收到的8位串行信号DATA送入 8位移位寄存器，其中，移位寄存器输出的低三位经过译码器产生7位输出，再经过7位锁存器，在7位预驱动器中加入数据信号0和三态控制信号TRI，产生粗调控制信号CP<7:1>和 CN<7:1> ；移位寄存器输出的高五位直接送入5位锁存器，在5位预驱动器中加入数据信号 0和三态控制信号TRI，产生精调控制信号FP<5:1>和FN<5:1>。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种FPGA输入输出块阻抗匹配控制方法，其特征在于，所述方法包括以下步骤主控制器设置驱动管为默认导通状态；主控制器输出N_OR_P为低电平，P参考基准电压VPREF与外接基准电阻到地的基准管脚比较，反馈比较结果HI_LO_P到主控制器；主控制器根据输入HI_LO_P，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述DATA信号对P驱动管进行导通信息调整，当HI_LO_P为低电平时，P驱动管调整完成；主控制器输出N_OR_P为高电平，N参考基准电压VNREF与外接基准电阻到I/O电源VCC 的基准管脚比较，反馈比较结果HI_LO_N到主控制器；主控制器根据输入HI_LO_N，输出8位串行信号DATA到所有的本地控制器，本地控制器根据所述DATA信号对N驱动管进行导通信息调整，当HI_LO_N为高电平时，N驱动管调整完成；调整完成标志信号DONE跳变为高电平。
2.如权利要求1所述的FPGA输入输出块阻抗匹配控制方法，其特征在于，所述默认导通状态为精调驱动管全部关闭，粗调驱动管中的三个导通。
3.如权利要求1所述的FPGA输入输出块阻抗匹配控制方法，其特征在于，所述主控制器输出的8位串行信号DATA中的前五位直接控制精调驱动管，以计数方式不断开启精调驱动管，直到完成对精调驱动管的调整；后三位经过译码器控制粗调驱动管，一次性完成对粗调驱动管的调整。
4.如权利要求1所述FPGA输入输出块阻抗匹配控制方法，其特征在于，本地控制器工作过程为接收到的8位串行信号DATA送入8位移位寄存器，其中，移位寄存器输出的低三位经过译码器产生7位输出，再经过7位锁存器，在7位预驱动器中加入数据信号O和三态控制信号TRI，产生粗调控制信号CP<7:1>和CN<7:1> ；移位寄存器输出的高五位直接送入5位锁存器，在5位预驱动器中加入数据信号O和三态控制信号TRI，产生精调控制信号 FP<5:1> 禾口 FN<5:1>。
5.一种FPGA输入输出块阻抗匹配控制系统，其特征在于，包括一个主控制器、N个本地控制器、N个多个驱动管、N-2个接收器、第一比较器、第二比较器、一个连接到地的参考电阻和一个连接到I/O电源VCC的参考电阻，所述N为根据需要选取的大于2的整数，所述N个本地控制器均连接到该主控制器的DATA引脚、LCLK引脚、N_0R_P引脚以及 UPDATE引脚，每个本地控制器对应连接一个驱动管，一个驱动管与一个连接到地的参考电阻Rpkef相连，并且该驱动管还连接到第一比较器的反相输入端，该第一比较器的输出端连接到该主控制器的HI_L0_P引脚；另有一个驱动管分别与第二比较器的反相输入端、一个另一端连接到I/O电源VCC的参考电阻Rnkef相连， 该第二比较器的输出端连接到该主控制器的HI_L0_N引脚；对于另外的N-2个驱动管，每个驱动管分别连接一个接收器。
6.根据权利要求5所述的FPGA输入输出块阻抗匹配控制系统，其特征在于，所述本地控制器包括移位寄存器，与所述移位寄存器相连的译码器，所述译码器的输出端分别与两个7位的锁存器组相连，所述两个7位锁存器组分别与7位P预驱动器、7位N预驱动器相连，所述7位P预驱动器和7位N预驱动器的输入端连接有导通信号逻辑电路；所述移位寄存器还与两个5位的锁存器组相连，所述两个5位锁存器组分别与5位P预驱动器、5位N 预驱动器相连， UPDATE和N_OR_P经过所述导通信号逻辑电路，由所述导通信号逻辑电路产生用于P驱动管导通情况的更新信号UPDATE_P和用于N驱动管导通情况的更新信号UPDATE_N。
全文摘要
本发明适用于集成电路技术领域，提供了一种FPGA输入输出块阻抗匹配控制方法及控制系统。通过采用新的FPGA输入输出块阻抗匹配方法及系统，取得以下有益效果调整完成标志信号DONE跳变为高电平以后，通过芯片内部的驱动管即可实现FPGA输入输出块和传输线终端的匹配，实现信号高速无损耗传输。
文档编号H03H11/28GK102355229SQ20111015236
公开日2012年2月15日 申请日期2011年6月8日 优先权日2011年6月8日
发明者何文明, 刘宝生 申请人:深圳市国微电子股份有限公司