专利名称：高速数模转换器和模数转换器用带延迟锁相环的数据接口的制作方法
技术领域：
本发明涉及接口，尤其涉及用于数模转换器和模数转换器的带延迟锁相环的数据接口。
背景技术：
本文提供背景技术描述的目的主要是介绍本发明的背景情况。相对本背景技术部分描述的范围，本公开署名的发明人的工作以及不被认为是提交文件时的在先技术的本说明书中的内容，都既没有明确地也没有隐含地被认作为相对现有公开的在先技术。数模转换器(DAC)将数字数据转换成模拟信号。当在高速运行时，由DAC接收的数字数据一般需要满足多种时序要求。仅作举例，系统需考虑由于工艺、电源电压和温度 (PVT, process, supply voltage and temperature)变化而发生的 DAC 中的时序变化。系统还需考虑在如现场可编程门阵列(FPGA，field programmable gate array)或产生数字数据的专用集成电路(ASIC，appliication specific integrated circuit)的电路中发生的时序变化。满足时序要求保证DAC的数据锁存时钟能可靠地锁存数字数据并达到所需的动态性能。随着DAC速度的提高，FPGA或ASIC与DAC之间的数据接口变得更难实现。仅作举例，一个DAC实现(implementation)以4千兆个抽样每秒(Gsps, Giga samples per second)运行。4 1复用器可用在将数字数据速率减至IGsps的DAC输入中。在这个应用中，对16位数据总线中数字数据的每一位，数据接口只有1纳秒(ns)时隙。以下结合图1-5描述数据接口的几种常规实现。现在参照图1和2，系统20包括如FPGA、ASIC或其它产生数字数据的电路24。电路M可包括通过缓冲器34向DAC 28输出数字数据的串行电路(serializer circuit) 30。DAC观包括接收数字数据和时钟数据信号(CLK_data)的复用器42。复用器42可为4 1复用器。复用器42的输出传送给DAC 的核心(DAC core)44。DAC观还包括接收DAC时钟(CLK_dac)信号的时钟分频电路48。时钟分频电路48可通过除数(devisor)将CLK_dac信号进行分频。时钟分频电路48的输出将CLK_data信号提供给复用器42及缓冲器52的输入。缓冲器52输出数据时钟(DATACLK) 信号给电路24的缓冲器56。缓冲器56将DATACLK信号传送给串行电路30。缓冲器52后的DATACLK信号与DAC沘内的CLK_data信号几乎相等(identical)。 DATACLK信号被用作电路M中的同步时钟。DATACLK信号保证DAC 28和电路M的频率同步。当DAC转换速度提高时，同步数字数据和DAC 28的CLK_data信号之间的相位成为一个问题，为CLK_data信号锁存输入数字数据(incoming digital data)留下较少时间。在相对高的数据速率时，DATACLK抖动、数字数据抖动、数据到时钟的建立时间和保持时间、数据线(data line)到数据线的偏移(skew)、温度变化、半导体制造工艺变化，和 /或电源变化也往往会减小时间裕量并往往会使图2所示的有效数据窗口崩溃(collapse a valid data window)。现在参照图3，显示了另一个数据接口方法。系统60包括电路62如FPGA、ASIC或其它电路。电路62可包括串行电路68，所述串行电路68通过缓冲器70输出数字数据给 DAC 64。DAC 64包括接收数字数据、Clk_in输入端的CLK_fifo信号和Clk_out输入端的 CLK_data信号的先进先出(FIFO)存储电路72。FIFO存储电路72的输出端输出给复用器 74。复用器74的输出传送给DAC的核心76。DAC 64还包括接收DAC时钟(CLK_dac)信号的时钟分频电路80。时钟分频电路 80的输出为复用器74和FIFO电路72提供CLK_data信号。缓冲器82与时钟分频电路80 通信并输出数据时钟(DATACLK)信号给电路62中的缓冲器84。缓冲器84将DATACLK信号传送给串行电路68和缓冲器88，所述缓冲器88产生并输出CLK_fifo信号给FIFO存储电路72。在这种方法中，由DAC 64产生的DATACLK信号传送给电路62用于数据计时(data clocking)及同步。来自缓冲器88的DATACLK信号的一个版本(version) (CLK_fifo信号)和数字数据一起传送回DAC 64。CLK_fifo信号将输入的数字数据锁存到FIFO存储电路72中。FIFO存储电路72内的数字数据通过CLK_data信号输出(clock out)。当FIFO深度足够时，同步在两个时钟域(CLK_fifo和CLK_data)之间发生。这种方法可全数字化实现且可使用综合设计工具(design synthesis tools)，而系统60往往会消耗相对高的功率并产生数字噪声及刺激降低DAC动态性能的频谱。另外，此种实现需要大的芯片面积，增加了成本。现在参照图4和5，系统100包括电路102如FPGA、ASIC或其它电路。电路102可包括第一串行电路106，所述第一串行电路106通过缓冲器108输出数字数据至DAC 104。 DAC 104包括复用器112，所述复用器112接收时钟数据(CLK_data)信号及数字数据。复用器112的输出传送给DAC的核心114。DAC 104还包括接收DAC时钟(CLK_dac)信号的时钟分频电路116。时钟分频电路116的输出为复用器112和缓冲器118提供CLK_data信号。缓冲器118将数据时钟(DATACLK)信号(通过长度为L的导线(conductor))输出至电路102的缓冲器120。缓冲器120将DATACLK信号传送给数字时钟管理(DCM，digital clock management)电路122的第一输入。DCM电路122的输出被输出给第二串行电路1 的第一及第二时钟的输入。第二串行电路1 的输出被输入延迟电路126，延迟电路1 输出DCLK信号给缓冲器130。第二缓冲器132接收缓冲器130的输出。第二缓冲器132将 DCLK信号输出给DCM电路122的时钟反馈输入。在使用中，由DAC 104产生的DATACLK信号传送给电路102作为同步时钟以输出数字数据。DATACLK信号也用作与电路102相联系的DCM电路122的参考时钟信号。使 DCLK途经缓冲器130和132之间的导线150的长度为(M+L)。这个长度相当于将数字数据从缓冲器108传送到复用器112的导线长度M与将DATACLK信号从缓冲器118传送至120 的导线长度L之和。例如，导线150可为印制电路板(PCB)上的导线。图5中可见CLK_data信号和DATACLK信号之间存在固定的相位关系，所述相位关系受制于PVT引起的输出缓冲器的延迟变化。对既定的PVT情况，导线150的长度(L+M)可制成使DCLK信号位于DCLK信号和数字数据之间所需时序(timing)最佳处。因为DCLK信号被电路102内部的延迟锁相环锁存，所以DCLK信号具有与具有匹配的导线长度的DATACLK 信号相同的相位。
对于既定的PVT情况，CLK_data信号和数字数据之间的相位关系是固定的和最佳的。然而，由于DAC 104内部的输出缓冲器118可减小数据接口的时序裕量(timing margin)，最佳时序点可随PVT变化而变化。一般来说，电路102内部的DCM电路122具有相对大的抖动。电路102的输出线 (output line)也往往具有相对大的偏移。结果，由于抖动和偏移，此方法往往遭受减小的时序裕量。另外，此方法可能需要手动调节导线150的长度M+L以获得合适的时序。
发明内容
一种系统包括第一电路，所述第一电路包括基于第一时钟信号传送数字数据的数据传送电路。同步发生器基于第一时钟信号输出同步信号。数模转换电路包括基于第二时钟信号锁存数字数据的数据接收电路。数模转换器的核心接收数据接收电路的输出。延迟锁相环电路基于第二时钟信号和同步信号决定延迟并基于第二时钟和延迟将第一时钟信号输出给第一电路。在其它特点中，时钟分频器接收第三时钟信号并输出第二时钟信号。延迟锁相环电路包括同相位/积分(I/Q，in-phase/quadrature)时钟生成器，所述I/Q时钟生成器接收第二时钟信号并产生I和Q信号。相位探测器接收同步信号和第二时钟信号并产生上和下信号(up and down signals)。环路滤波器接收上和下信号。同步信号包括伪随机位 (pseudo random bit)。相位插值器基于I和Q信号及环路滤波器的输出产生第四时钟信号。时钟分频器接收第四时钟信号并输出第一时钟信号。在其它特点中，线性相位探测器接收同步信号和第二时钟信号。电荷泵与线性相位探测器的输出通信。滤波器接收电荷泵的输出。同步信号包括周期信号。压控延迟线基于第二时钟和滤波器输出产生第四时钟信号。时钟分频器接收第四时钟信号并输出第一时钟信号。在其它特点中，第一电路作为第一积分电路实现而接收电路作为第二积分电路实现。第一积分电路和第二积分电路以间隔关系通过导线连接安装在印制电路板上。在其它特点中，第一电路包括专用集成电路(ASIC)和现场可编程门阵列(FPGA) 中的一个。数据传送电路包括串行器而数据接收电路包括复用器。一种系统包括一传送电路。所述传送电路包括基于第一时钟信号输出数字数据的数据传送电路。同步发生器基于第一时钟信号输出同步信号。接收电路包括基于第二时钟信号锁存数字数据的数据接收电路。接收器包括基于第二时钟信号和同步信号之间的相位差决定延迟的延迟锁相环电路，所述延迟锁相环电路基于第二时钟信号和延迟输出第一时钟信号给第一电路。一种方法，包括基于第一时钟信号从第一电路输出数字数据；基于第一时钟信号从第一电路输出同步信号；基于第二时钟信号在第二电路锁存数字数据；基于第二时钟信号与同步信号之间的相位差在第二电路采用延迟锁相环决定延迟；基于第二时钟信号和延迟将第一时钟信号从第二电路输出至第一电路。本发明更多可应用的范围将由于以下提供的具体实施方式
变得显而易见。应当了解的是，具体实施方式
和具体的实施例仅意欲用作描述，并不意图限制本发明的范围。
本发明将由于具体实施方式
和附图得到更全面的理解，其中 图1是现有技术典型的数模转换器数据接口的原理框图2描述了图1电路的时钟信号的时序； 图3是现有技术另一典型的数模转换器数据接口的原理框图； 图4是现有技术另一典型的数模转换器数据接口的原理框图； 图5描述了图3电路的时钟信号的时序； 图6A和6B是本发明数模转换器典型的数据接口的原理框图； 图7描述了图6电路的时钟信号的时序； 图8A和8B是典型的延迟锁相环电路的原理框图；及图9是本发明模数转换器数据接口的原理框图。
具体实施例方式以下描述本质上仅为示例且绝非意图限制其公开、应用，或使用。为了表述清晰， 附图中将采用相同的附图标记以辨别相似的元件。这里所用的短语A、B和C中的至少一个应解释为意指逻辑的(A或B或C)，采用非唯一的逻辑或。应理解的是，方法中的步骤在不改变本发明原理的情况下可以以不同顺序执行。本发明涉及传送电路和接收电路之间的数据接口，所述传送电路传送数字数据给接收电路。本发明将在数模转换器(DACs)和模数转换器(ADCs)的背景中描述，本领域技术人员将理解，本发明适用于其他类型的数据传送器和接收电路的数据接口。在非常高的水平下，接收电路产生传送电路使用的时钟信号以发送数据。传递电路产生SYNC信号，与接收电路相联系的延迟锁相环电路使用SYNC信号调节时钟信号。在一些实现中，根据本发明的数据接口采用延迟锁相环(DLL)电路使CLK_data信号和数字数据信号同步。数据接口减少了 DATACLK信号和数字数据抖动、温度变化、半导体制造工艺变化及电源变化的影响。数据接口使有效数据窗口最大化，放松了对FPGA、ASIC 或其它电路及内部DCM (Digital Clock Management，数字时钟管理)的速度等级要求，并消除了手动调节的需要。DLL电路迫使输入数据追踪参考时钟，参考时钟为CLK_data信号。带DLL电路的数据接口的操作的完成部分是通过采用内部DAC数据锁存时钟作为参考时钟，通过输出时序可调节数据时钟给传送电路作为输入数据时钟，通过接收与DAC 数字数据时序相同的伪随机位序列(SYNC信号)，及通过将SYNC信号锁存至DLL参考时钟， 所述DLL参考时钟与DAC数据锁存时钟是相同的时钟。本发明数据接口也往往因几个原因放松对传送电路的要求。由于DAC DLL电路具有低抖动性能，传送电路大的偏移消耗的时序裕量通过DAC DLL电路得到部分补偿。本发明数据接口可调节来自与DAC数据锁存时钟相对的电路的数字数据的时序，使得数字数据可不考虑由于PVT的变化而被锁存在所需的时序点上。因此，本发明数据接口可用在高速 DAC 中。现在参照图6A、6B和7，系统200包括传送电路204及接收电路206。传送电路 204可包括FPGA、ASIC或其它类型的电路。在图6A中，传送电路204可包括数据传送电路 212，所述数据传递电路212通过缓冲器214输出数字数据。接收电路206的数据接收电路218接收数字数据。仅作举例，在图6B中，尽管可采用其它电路，数据传送电路212可包括输出数字数据的串行电路213。在图6B中，尽管可采用其它电路，数据接收电路218可包含复用器219。继续参照图6A，数据接收电路218接收数字数据和时钟数据信号(CLK_data)。传送电路204和接收电路206可安装在印制电路板(PCB)(未显示)上，所述印制电路板包含有提供连接的导线和/或用互联(未显示)封装和连接在一起的导线。数据接收电路218的输出传送给DAC的核心220。DAC的核心220还包括接收DAC时钟信号(CLK_dac)的时钟分频电路224。时钟分频电路2M的输出提供CLK_data信号给数据接收电路218和延迟锁相环(DLL)电路226。DLL电路2 输出DATACLK信号给传送电路204并接收来自传送电路204的SYNC 信号。DATACLK信号被传送给缓冲器230。缓冲器230将DATACLK信号输出给同步生成器 238和数据传送电路212。在图6B中，DATACLK信号也可能输出给DCM电路234。在图6A 中，同步生成器238输出数字伪随机位或周期信号给缓冲器M0。缓冲器240输出缓冲的数字伪随机数据位作为SYNC信号给DLL电路226。在使用中，内部DAC数据时钟，CLK_data信号以不同的方式被使用。根据本发明， CLK_data信号被传送给传送电路204作为DATACLK信号。由接收电路206的DLL电路2 来管理内部DAC时钟，CLK_data信号，和DATACLK信号之间的关系。DLL电路2 监视SYNC 信号使得DATACLK信号得到延迟补偿。对DATACLK信号的延迟补偿使输入数据(在SYNC信号中)与CLK_data信号对齐(align)。典型的CLK_data、DATACLK和SYNC信号及有效数据窗口如图7所示。接收电路206的DLL电路2 采用CLK_data信号作为参考时钟信号并采用SYNC 信号作为反馈信号。DLL电路2 输出DATACLK信号，所述DATACLK信号具有CLK_data信号和SYNC信号对齐(alignment)的合适对齐所需的时序延迟。DLL电路2 需要补偿的延迟包括PCB布线在DATACLK信号线上引入的延迟、传送电路204内部引入的延迟，和SYN信号线内引入的延迟。所有这些外部电路(DATACLK信号线、SYNC信号线和传送电路204内部的延迟)是延迟锁相环的一部分。由于来自传送电路 204的延迟为延迟锁相环的一部分，DLL电路2 将补偿PVT延迟的变化。接收电路206外部的延迟典型地未很好地被定义并依赖传送电路204的特定细节及PCB或封装设计。在一些实现中，DLL电路2 可能具有相对大的追踪范围。现在参照图8A，显示了 DLL电路226的典型实现。DLL电路226包括同相位/积分(I/Q，in-phase/quadrature)时钟生成器308，所述时钟生成器308接收CLK_data信号并输出I和Q信号给相位插值器310。DLL电路2 也包括接收CLK_data信号和SYNC信号的相位探测器324。相位探测器3 基于CLK_data信号和SYNC信号之间的关系产生上和下信号。在一些实现中，相位探测器3 包括亚历山大相位探测器(Alexander phase detector)，尽管可使用其它类型的相位探测器。上和下信号被输出至环路滤波器328。环路滤波器3 的输出被传送给相位插值器310。相位插值器310的输出被输出给分频电路 312，所述分频电路312产生DATACLK信号。如可预见，可采用其它类型的DLL电路。换句话说，DLL电路保证发送至传送电路 204的同步时钟(DATACLK信号)为延迟，所述延迟经调节以使来自传送电路204的输入数字数据对齐DLL电路226的参考时钟信号、CLK_data信号。 现在参照图8B，当同步信号为周期信号时，可采用线性相位探测器360、电荷泵 362、模拟滤波器364，压控延迟线366及分频器368来调整相位。 继续参照图8A，CLK_data信号被用来将来自传送电路204的数字数据锁存在数据接收电路218内。CLK_data信号也可充当DLL电路226的参考时钟。CLK_data信号供给相位探测器324。DLL包括相位探测器324、环路滤波器328、带有I/Q时钟生成器308的相位插值器310、分频电路312、外部PCB布线(PCB routing)314，及传送电路204。DLL通过将来自传送电路204的SYNC信号反馈至相位探测器3M另一输入里被闭合。分频电路312可提供为传送电路204选择较低速度的选择，这样可降低成本。SYNC 信号可在传送电路204内部以与所有其它数字数据位相同的方式产生。因此，SYNC信号和 CLK_data信号之间的时序关系将与数字数据和CLK_data信号之间的时序关系相同。如果 DLL可使具有所需时序的SYNC信号与CLK_data信号对齐，那么数字数据将以与SYNC信号相同的方式对齐CLK_data信号。DLL采用CLK_data信号作为参考时钟成为相位探测器324的一个输入。相位探测器3 决定CLK_data信号和SYNC信号之间的相位差。环路滤波器3 将相位误差过滤掉。基于相位误差，相位插值器310提供需要的延迟，该延迟改变DATACLK相位使得SYNC 信号(相位探测器324的输入)与CLK_data信号对齐。DLL包括相位探测器324、环路滤波器3 及安排在接收电路206的相位插值器 310。DLL也包括外部PCB布线和传送电路204作为DLL的一部分。当外部PCB布线和电路作为DLL的一部分，传送电路204的延迟变化通过DLL对传送电路204的PVT进行补偿。SYNC信号可为伪随机位，在广谱范围传播数字噪声以免引入任何固定模式的假信号。SYNC信号也可以采用数字数据位作为相位探测器的反馈。或者，SYNC信号可为周期信号。本发明的数据接口也可应用于高速ADC与FPGA、ASIC或其它电路之间的数据接口。现在参照图9，显示了数据接口的另一实现。传送电路400包括模数转换器(ADC)404和接收电路410如FPGA、ASIC或其它电路。ADC404包括ADC的核心412，所述ADC的核心412 通过数据输出缓冲器414输出数字数据信号给接收电路410的输入寄存器420。接收电路 410包括相位探测器430。输入寄存器420和相位探测器430接收来自ADC404的DATACLK 信号。数据输出缓冲器414也产生数字随机数据，所述数字随机数据被输入至相位探测器430。相位探测器430通过电路410的环路滤波器434输出控制信号给ADC404的相位插值器438。传送电路404还包括时钟生成器440，所述时钟生成器440产生用于ADC的核心 412、数据输出缓冲器414和相位插值器438的CLK_data信号以及I/Q时钟信号。相位插值器438产生并输出DATACLK信号给相位探测器430和输入寄存器420。一般来说，DLL电路可在接收电路410内部实现，其中DATACLK信号从传送电路 404发送至接收电路410。DLL电路可调节DATACLK的相位以提供接收电路410内部的锁存时钟用于锁存数据到接收电路410内。SYCN信号，例如随机数据位周期信号可由传送电路 404发送作为参考。一般来说，低抖动DLLs常作为模拟电路实现。相位插值器438通过传送电路404和相位探测器430实现而环路滤波器434通过接收电路410实现。DLL电路采用数字随机数据位(或一个数据位)作为参考并采用DATACLK信号作为相位探测器430和输入寄存器 420的反馈时钟。DLL通过环路控制相位插值器438自动调节CLK_data信号，使得对DLL 环路和FPGA输入寄存器的DATACLK信号与ADC数字随机数据对齐。
本发明广阔的教 导可以以多种方式实现。因此，本发明包括特定的实施例，而本发明真正的范围不应受到限制，因为其它改进相对于技术人员在研究附图、说明书和权利要求的基础上将变得显而易见。
权利要求
1.一种系统，包括 第一电路，包括基于第一时钟信号传送数字数据的数据传送电路；和基于所述第一时钟信号输出同步信号的同步生成器；及数模转换电路，包括基于第二时钟信号锁存数字数据的数据接收电路； 接收所述数据接收电路输出的数模转换器的核心；和基于所述第二时钟信号和所述同步信号决定延迟的延迟锁相环电路，所述延迟锁相环电路基于所述第二时钟信号和所述延迟输出所述第一时钟信号给所述第一电路。
2.根据权利要求1所述的系统，还包括接收第三时钟信号并输出所述第二时钟信号的时钟分频器。
3.根据权利要求1所述的系统，其中所述延迟锁相环电路包括接收所述第二时钟信号并产生I和Q信号的同相位/积分(I/Q)时钟生成器。
4.根据权利要求3所述的系统，还包括接收所述同步信号和所述第二时钟信号并产生上和下信号的相位探测器；及接收所述上和下信号的环路滤波器， 其中所述同步信号包括随机位；基于所述I和Q信号及所述环路滤波器输出产生第四时钟信号的相位插值器；及接收所述第四时钟信号并输出所述第一时钟信号的时钟分频器。
5.根据权利要求3所述的系统，还包括接收所述同步信号和所述第二时钟的线性相位探测器； 与所述线性相位探测器输出通信的电荷泵； 接收所述电荷泵输出的滤波器， 其中所述同步信号包括周期信号；基于所述第二时钟和所述滤波器输出产生第四时钟信号的压控延迟线；及接收所述第四时钟信号并输出所述第一时钟信号的时钟分频器。
6.根据权利要求1所述的系统，其中 所述第一电路作为第一积分电路实现； 所述接收电路作为第二积分电路实现；及印制电路板(PCB)，其中所述第一积分电路和所述第二积分电路以间隔关系通过导线连接安装在PCB上。
7.根据权利要求1所述的系统，其中所述第一电路包括专用集成电路(ASIC)和现场可编程门阵列(FPGA)中的一个。
8.根据权利要求1所述的系统，其中所述数据传送电路包括串行器而所述数据接收电路包括复用器。
9.一种系统，包括 数据传送电路，包括基于第一时钟信号输出数字数据的数据传送电路；及基于第一时钟信号输出同步信号的同步生成器；及接收电路，包括基于第二时钟信号锁存所述数字数据的数据接收电路；及基于所述第二时钟信号和所述同步信号之间的相位差决定延迟的延迟锁相环电路，所述延迟锁相环电路基于所述第二时钟信号和所述延迟输出所述第一时钟信号给所述第一电路。
10.根据权利要求9所述的系统，还包括接收第三时钟信号并输出所述第二时钟信号的时钟分频器。
11.根据权利要求9所述的系统，其中所述延迟锁相环电路包括接收所述第二时钟信号并产生I和Q信号的同相位/积分(I/Q)时钟生成器。
12.根据权利要求11所述的系统，还包括接收所述同步信号和所述第二时钟信号的相位探测器，所述相位探测器产生上和下信号；及接收上和下信号的环路滤波器， 其中所述同步信号包括随机位；基于I和Q信号及所述环路滤波器输出产生第四时钟信号的相位插值器；及接收所述第四时钟信号并输出所述第一时钟信号的时钟分频器。
13.根据权利要求11所述的系统，还包括接收所述同步信号和所述第二时钟的线性相位探测器； 与所述线性相位探测器输出通信的电荷泵；及接收所述电荷泵输出的滤波器， 其中所述同步信号包括周期信号；基于所述第二时钟信号和所述滤波器输出产生第四时钟信号的压控延迟线；及接收所述第四时钟信号并输出所述第一时钟信号的时钟分频器。
14.根据权利要求9所述的系统，其中 所述第一电路作为第一积分电路实现； 所述接收电路作为第二积分电路实现；及印制电路板(PCB)，其中所述第一积分电路和所述第二积分电路以间隔关系通过导线连接安装在PCB上。
15.根据权利要求9所述的系统，其中所述第一电路包括专用集成电路(ASIC)和现场可编程门阵列(FPGA)中的一个。
16.根据权利要求9所述的系统，还包括 数模转换器(DAC)的核心，其中所述数据传送电路包括串行器而所述数据接收电路包括复用器，及其中所述DAC的核心接收所述数据接收器的输出。
17.一种方法，包括基于第一时钟信号从第一电路输出数字数据； 基于所述第一时钟信号从所述第一电路输出同步信号； 基于第二时钟信号在第二电路锁存所述数字数据；基于所述第二时钟信号和所述同步信号之间的相位差采用延迟锁相环决定所述第二电路的延迟；及基于所述第二时钟信号和所述延迟将所述第一时钟信号从所述第二电路输出至所述第一电路。
18.根据权利要求17所述的方法，其中所述同步信号包括随机位。
19.根据权利要求17所述的方法，还包括采用所述第一电路中的串行电路输出所述数字数据。
20.根据权利要求17所述的方法，还包括在所述第二电路采用复用器接收所述数字数据；及将所述数字数据从所述复用器输出至数模转换器的核心。
全文摘要
本发明公开了一种系统，包括第一电路，所述第一电路包括基于第一时钟信号传送数字数据的数据传送电路。同步生成器基于所述第一时钟信号输出同步信号。数模转换电路包括基于第二时钟信号锁存所述数字数据的数据接收电路。数模转换器的核心接收所述数据接收电路的输出。延迟锁相环电路基于所述第二时钟信号和所述同步信号决定延迟并基于所述第二时钟信号和所述延迟输出所述第一时钟信号至所述第一电路。
文档编号H03K19/0175GK102281053SQ20111015089
公开日2011年12月14日 申请日期2011年6月7日 优先权日2010年6月4日
发明者吴淼辰, 布莱恩·L·德拉克罗斯 申请人:马克西姆综合产品公司