专利名称：功率放大器的制作方法
技术领域：
本发明涉及使用BiFET工艺形成的功率放大器，特别涉及能够在不增加芯片面积和成本的情况下抑制漏电流的功率放大器。
背景技术：
以往的GaAs-FET功率放大器具有负的阈值电压，所以，存在需要负的栅极偏置电压这样的缺点。相对于此，GaAs-HBT (异质结双极晶体管)功率放大器不需要负的栅极偏置电压，能够进行单一电源动作，并且具有比FET类均勻的器件特性。因此，近年来，在CDMA 等便携电话或无线LAN等中广泛使用GaAs-HBT功率放大器。最近，在与GaAs-HBT同一基板上制作FET的BiFET工艺开始应用于产品。通常， 在GaAs类BiFET工艺的情况下，搭载有HBT和耗尽型(常开(normalIy ON))FET。进而，在最近的学会(IEEE :2008 年 Radio Frequency Integrated Circuits Symposium)中， 艮告了如下工艺除了 HBT及耗尽型FET外，在同一基板上还制作增强型FET (常闭(normally OFF))。在近年来的面向便携用途的BiFET功率放大器中，由使能电压(enable voltage) 产生的0N/0FF功能(启动功能(enable function))的装载正在进行标准化。在这样的功率放大器中，当耗尽型FET的阈值电压发生偏差时，存在参考电压以及集电极电流显著变动的问题。通常，功率放大器中的无功电流(没有RF输入功率的状态下的偏置电流)的大小决定线性增益的大小。因此，抑制由工艺偏差导致的增益变动是设计的重要课题之一。此外，也要求降低使能电压。对此，提出了抑制由工艺偏差导致的增益变动的参考电压产生电路(例如，参照专利文献1的图1)。进而，还提出了使用耗尽型FET来降低使能电压的接通(ON)电压的参考电压发生电路(例如，参照专利文献1的图3)。专利文献日本特开2010 — 124408号公报。图44是表示参考例1的功率放大器的使能电压和漏电流的关系的图。在该功率放大器中，专利文献1的图12的功率放大电路的参考电压发生电路中应用了专利文献1的图3的电路。S卩，在参考例1中，使用低使能电压型的参考电压产生电路，从而以较低的使能电压(大于1.3V)进行动作。图45是表示参考例2的功率放大器的使能电压和漏电流的关系的图。在该功率放大器中，专利文献1的图12的功率放大电路的参考电压产生电路中应用了专利文献1的图1的电路，并且在参考电压产生电路的前级设置有两级变换器(inverter)。参考例2的参考电压产生电路是对应于大于2. IV的使能电压的电路，所以，以利用变换器对较低的使能电压(大于1.3V)升压后的电压进行动作。当前，作为使能电压的数字接口(digital interface)的规格，强烈要求使能端子的电流容量为0. ImA以下；在使能电压低(0 0. 5V)的情况下，功率放大器断开(关闭 (shutdown));在使能电压高(大于1.3V)的情况下，功率放大器接通(0N)，流过偏置电流，成为可放大状态。相对于此，在图44中，使能电压为OV时的漏电流良好，但是，使能电压为0. 5V时的漏电流比图45大。因此，如果不具有关闭功能的变换器的工作电流为10 μ A以下，并且其他区块(block)的漏电流充分低，则参考例2适于满足使能电压的规格。尤其是在使能电压为0. 5V时，也容易满足标准要求的关闭时的功率放大器整体的漏电流规格(小于10 μ A)。 但是，降低在关闭时也持续工作的变换器的消耗电流也很重要。在变换器中，如果增大晶体管的集电极负载，则能够降低电流。但是，在晶体管的阈值电压为一 0.8V左右的情况下，为了将消耗电流抑制为数μ A左右，需要使集电极负载为约IOOkQ。通常，在面向便携用途的BiFET功率放大器中利用金属薄膜电阻，但是，其薄层电阻值为30 60Ω左右，非常低。因此，为了制作IOOkQ的金属薄膜电阻，需要非常大的布局面积，芯片尺寸增加。最近，也存在能够利用kQ级的金属电阻的情况下，但是，工艺工序相应变长，使成本增加。
发明内容
本发明是鉴于上述问题而提出的，其目的是得到能够在不增加芯片面积和成本的情况下抑制漏电流的功率放大器。本发明提供一种功率放大器，其特征在于，具有放大晶体管，对输入信号进行放大；参考电压产生电路，生成参考电压；偏置电路，基于所述参考电压生成偏置电压，并且， 将所述偏置电压向所述放大晶体管供给；升压电路，对从外部输入的使能电压进行升压并输出，其中，所述参考电压产生电路根据所述升压电路的输出电压进行接通(ON)或者断开 (OFF)，所述升压电路具有使能端子，输入所述使能电压；电源端子，与电源连接；晶体管， 具有与所述使能端子连接的控制电极、与所述电源端子连接的第一电极、接地的第二电极； FET电阻，连接在所述晶体管的所述第一电极和所述电源端子之间，所述FET电阻的栅极电极开路(open)。根据本发明，能够在不增加芯片面积和成本的情况下抑制漏电流。
图1是表示第一实施方式的功率放大器的框图。 图2是表示第一实施方式的参考电压产生电路的电路图。 图3是表示第一实施方式的偏置电路的电路图。 图4是表示第一实施方式的变换器的电路图。 图5是表示第一实施方式的FET电阻的俯视图。
图6是表示第一实施方式的FET电阻的DC特性的图。
图7是表示第一实施方式的输入电路的电路图。
图8是表示第二实施方式的变换器的电路图。图9是表示第三实施方式的变换器的电路图。图10是表示第三实施方式的串联连接的两个FET电阻的DC特性的图。图11是表示第四实施方式的变换器的电路图。
图12是表示第四实施方式的FET电阻的俯视图。
图13是表示第五实施方式的FET电阻的俯视图。图14是表示比较例的FET电阻的俯视图。图15是表示第六实施方式的变换器的电路图。图16是表示第七实施方式的变换器的电路图。图17是表示第八实施方式的变换器的电路图。图18是表示第九实施方式的变换器的电路图。图19是表示第九实施方式的FET电阻的俯视图。图20是表示第九实施方式的FET电阻的剖视图。图21是表示第九实施方式的FET电阻的DC特性的图。图22是表示第九实施方式的变换器的变形例的电路图。图23是表示第十实施方式的变换器的电路图。图M是表示第十实施方式的变换器的输出电压和使能电压的关系的图。图25是表示第十实施方式的变换器的电流和使能电压的关系的图。图沈是表示第十一实施方式的变换器的电路图。图27是表示第十一实施方式的变换器的输出电压和使能电压的关系的图。图观是表示第十一实施方式的变换器的电流和使能电压的关系的图. 图四是表示第十二实施方式的变换器的电路图。图30是表示第十二实施方式的FET电阻的俯视图。图31是表示第十二实施方式的FET电阻的剖视图。图32是表示第十二实施方式的FET电阻的DC特性的图。图33是表示第十二实施方式的变换器的变形例的电路图。图34是表示第十三实施方式的变换器的电路图。图35是表示第十四实施方式的变换器的电路图。图36是表示第十五实施方式的变换器的俯视图。图37是表示第十五实施方式的变换器的变形例的俯视图。图38是表示第十六实施方式的功率放大器的框图。图39是表示第十六实施方式的参考电压产生电路的电路图。图40是表示第十六实施方式的偏置电路的电路图。图41是表示第十六实施方式的参考电压产生电路的输出电压和使能电压的关系的图。图42是表示第十六实施方式的参考电压产生电路的变形例的电路图。图43是表示第十六实施方式的偏置电路的变形例的电路图。图44是表示参考例1的功率放大器的使能电压和漏电流的关系的图。图45是表示参考例2的功率放大器的使能电压和漏电流的关系的图。其中，附图标记说明如下 A1、A2放大晶体管
B1、B2偏置电路
BGl后栅极电极(第一后栅极电极) BG2后栅极电极(第二后栅极电极)Dil、Deil、Dei2 二极管 Fdi2、Fdi4 FET 电阻(第一 FET 电阻) Fdi3 FET 电阻
Fdi6 FET电阻(第二 FET电阻)
G栅极电极
INV变换器(升压电路)
SGl旁侧栅极电极(第一旁侧栅极电极)
SG2旁侧栅极电极(第二旁侧栅极电极)
TriUFeil晶体管(第一晶体管)
Tri2晶体管(第二晶体管)
Trv5,Fevl晶体管(第三晶体管)
Trb6,Febl晶体管(第四晶体管)
Vcb电源端子
Ven使能端子
VG参考电压产生电路
10a、10b、10c、16杂质扩散区域。
具体实施例方式参照附图对本发明的实施方式的功率放大器进行说明。对相同或对应的结构要素标注相同的附图标记，并有时省略重复说明。第一实施方式
图1是表示第一实施方式的功率放大器的框图。该功率放大器使用在与GaAs-HBT同一基板上制作FET的BiFET工艺而形成，具有能够利用从外部输入的使能电压进行关闭 (shutdown)的功能。对输入信号进行放大的初级的放大晶体管Al和次级的放大晶体管A2串联连接。 参考电压产生电路VG生成参考电压。第一偏置电路Bl以及第二偏置电路B2基于从参考电压产生电路VG经由端子Vref而供给的参考电压来生成偏置电压，并分别向初级的放大晶体管Al以及次级的放大晶体管A2供给偏置电压。对次级的放大晶体管A2进行旁路的开关F的栅极经由电阻Rg连接在控制端子 Vcon上，漏极经由电容Ccl连接在次级的放大晶体管A2的输入侧，源极经由电容Cc2连接在次级的放大晶体管A2的输出侧。开关F的源极漏极间连接有电阻Rd。在低输出工作时， 停止次级的放大晶体管A2的工作，经由开关F使初级的放大晶体管Al的输出绕过而直接输出。由此，能够使低输出工作时的消耗电流减少。变换器INV对从外部经由使能端子Ven输入的使能电压进行升压，并从端子Vinv 输出。参考电压产生电路VG根据变换器INV的输出电压进行接通(ON)或断开(OFF)。此处，初级的放大晶体管Al以及次级的放大晶体管A2由GaAs-HBT构成。另一方面，在第一偏置电路Bi、第二偏置电路B2、参考电压产生电路VG、变换器INV以及开关F中利用FET。它们形成在同一 GaAs基板上。图2是表示第一实施方式的参考电压产生电路的电路图。Vcb是与电源连接的电源端子，Ven是施加使能电压的使能端子，Vref是施加参考电压的参考电压端子。Fdvl Fdv3是耗尽型FET，Trvl Trv4是HBT，Rvl Rv6是电阻。图3是表示第一实施方式的偏置电路的电路图。Vc是与电源连接的电源端子，Tr、 Trbl Trb5是HBT，Rbl 诎7是电阻，C是电容器。图4是表示第一实施方式的变换器的电路图。Fdi 1、Fdi2是耗尽型FET，Tril是 HBT, Ril是电阻。Tril的基极经由Ril连接在使能端子Ven上。Tril的集电极连接在电源端子Vcb上。Tril的发射极接地。从Tril的集电极侧经由端子Vinv将输出信号输出。在Tril的集电极和电源端子Vcb之间串联连接有Fdil以及Fdi2。Fdil的栅极连接在Fdi2的源极上。Fdi2是栅极电极G开路(open)的FET电阻。图5是表示第一实施方式的FET电阻的俯视图。源极电极S和漏极电极D欧姆连接在杂质扩散区域10上，在两者之间，栅极电极G与杂质扩散区域10进行肖特基连接。FET 电阻Fdi2是长沟道，其栅极宽度为约3 4 μ m，栅极长度为40 μ m以上。栅极电极G不与其他电路或布线电连接而开路。图6是表示第一实施方式的FET电阻的DC特性的图。对于该FET电阻的DC特性来说，非线性非常强，线性区域为约士0. 3V左右，较窄。但是，在阈值电压为一 0. 8V、饱和电流密度为200mA/mm的FET中，线性区域的薄层电阻为700 Ω IkQ，较高。因此，在使用了 FET电阻的情况下，与使用了薄层电阻为数Ω的金属薄膜电阻的情况相比，能够以数十分之一的芯片面积实现约IOOkQ左右的高电阻。此外，不需要在通常的BiFET工艺中追加高的片材金属电阻的形成工序，所以，不会使成本增加。如以上说明那样，在本实施方式中，作为变换器的电阻，使用不追加工艺工序就能够制作的栅极开路的长沟道FET电阻。由此，能够在不增加芯片面积和成本的情况下，如图 45那样在使能电压为0 0. 8V的较宽的低(Low)电平，将功率放大器整体的漏电流抑制为数 μΑ 以下(0· 1μΑ 5μΑ￡^")。此外，图7是表示第一实施方式的输入电路的电路图。Ven’是输入使能电压的端子，Fsl、Fs2是耗尽型FET，Rsl、Rs2是电阻。变换器INV的Tril是HBT，所以，若不对基极施加大于1. 4V的使能电压则不导通(ON)。为了以0. 8V以上且1. 4V以下的使能电压使其导通(0N)，通常，将图7的输入电路连接在变换器INV的端子Ven的前级，对使能电压升进行压。这在其他实施方式的变换器INV中也同样。第二实施方式
图8是表示第二实施方式的变换器的电路图。该电路是在第一实施方式的变换器中追加了二极管Dil的电路。二极管Dil连接在Fdil和Fdi2之间。该二极管Dil是形成在FET 的栅极-源极、栅极-漏极间的肖特基二极管，其导通电压为约0. 6 0. 7V。能够使Fdi2 的电阻值减小与该导通电压相应的量(约1/2)。在耗尽型FET的阈值电压比二极管Dil的导通电压深的情况下(例如，阈值电压为一0.8V)，本电路有效地进行工作。此外，能够得到与第一实施方式同样的效果。第三实施方式
图9是表示第三实施方式的变换器的电路图。该电路是在第二实施方式的变换器中追加了使耗尽型FET的栅极开路的FET电阻Fdi 3的电路。Fdi2和Fdi3串联连接。图10是表示第三实施方式的串联连接的两个FET电阻的DC特性的图。这样，线性工作范围扩大到约1. 2V，所以，在较宽的电压范围线性地使用FET电阻的情况下特别有效。此外，还能够得到与第二实施方式同样的效果。第四实施方式
图11是表示第四实施方式的变换器的电路图。图12是表示第四实施方式的FET电阻的俯视图。该电路是将第三实施方式的串联连接的两个FET电阻Fdi2、Fdi3置换为具有双栅极的一个FET电阻Fdi4的电路。在该情况下，也与第三实施方式同样地，线性工作范围扩大到约1. 2V。此外，由于不需要在两个栅极电极G之间设置源极电极S以及漏极电极D， 所以，与第三实施方式相比，能够更小型化。此外，还能够得到与第二实施方式同样的效果。第五实施方式
图13是表示第五实施方式的FET电阻的俯视图。在GaAs基板上平行排列地形成有三个杂质扩散区域10a、IObUOc。栅极电极G与杂质扩散区域10a、IObUOc进行肖特基连接， 形成三个FET电阻。这些FET电阻串联连接。三个FET电阻的栅极电极G连结在一起。在本发明中，由于使FET电阻的栅极电极开路，所以，这样能够将各个FET电阻的栅极电极G 连结。关于第五实施方式的效果，与比较例进行比较说明。图14是表示比较例的FET电阻的俯视图。在比较例中，三个FET电阻的栅极电极G分离。因此，栅极电极G的间隔的工艺基准限制布局时的图案缩小化。另一方面，在第五实施方式中，栅极电极G的间隔不限制图案缩小化，仅杂质扩散区域的间隔限制图案缩小化。因此，能够使FET电阻的布局缩小化。第六实施方式
图15是表示第六实施方式的变换器的电路图。该电路是将第六实施方式的变换器的 Trl置换为作为增强型!^eil以及肖特基二极管Di2的电路。Di2连接在!^eil的源极和接地点之间。在最近的BiFET工艺中，不仅能够制作耗尽型FET，还能够制作增强型FET。本实施方式能够应用于这样的BiFET工艺。Di2对抑制!^eil的截止(OFF)时的漏电流有效。此外，还能够得到与第二实施方式同样的效果。第七实施方式
图16是表示第七实施方式的变换器的电路图。该电路是将第六实施方式的变换器的肖特基二极管Dil置换为二极管接法的增强型FET即Deil的电路。增强型FET的阈值电压通常低到0. 2 0. 3V，所以，与肖特基二极管相比，能够进行微妙的电压设计。此外，作为耗尽型FET的Fdi2的阈值电压比肖特基二极管Dl的导通电压浅的情况下(例如，阈值电压为0. 4 一 0. 6V的情况下)，本实施方式对消耗电流以及电阻值的降低特别有效。此外，还能够得到与第六实施方式同样的效果。第八实施方式
图17是表示第八实施方式的变换器的电路图。该电路是将第六实施方式的变换器的肖特基二极管Dil置换为两个串联连接的二极管接法的增强型FET即Deil、Dei2的电路。 在耗尽型FET即Fdi2的阈值电压为一 0. 6V左右的情况下，本实施方式对消耗电流以及电阻值的降低特别有效。此外，还能够得到与第六实施方式同样的效果。第九实施方式图18是表示第九实施方式的变换器的电路图。该电路是在第二实施方式的变换器的 FET电阻Fdi2的正下方连接了被接地的后栅极电极BGl的电路。图19是表示第九实施方式的FET电阻的俯视图。图20是表示第九实施方式的 FET电阻的剖视图。在半绝缘性GaAs基板12上形成有GaAs缓冲层14。在GaAs缓冲层14 的表面付附近形成有η型的杂质扩散区域10、16。在GaAs缓冲层14内的杂质扩散区域10 的正下方形成有P+型层18，该ρ+型层18与杂质扩散区域16连接。在杂质扩散区域10上形成有源极电极S、漏极电极D以及栅极电极G。在杂质扩散区域16上形成有后栅极电极 BGl。该后栅极电极BGl经由杂质扩散区域16而与FET电阻Fdi2的正下方的ρ+型层18 连接。此外，也可以使芯片的背面电极为后栅极电极BG1。图21是表示第九实施方式的FET电阻的DC特性的图。可知在施加在后栅极电极 BGl上的后栅极电压为OV的情况和一 3V的情况下，FET电阻的电阻值不同。在半绝缘性 GaAs基板12上使GaAs缓冲层14外延生长的过程中导入结晶缺陷。FET的沟道电阻通过该结晶缺陷的能级(level)而受到后栅极电压的影响。因此，如上述那样，FET电阻的电阻值根据后栅极电压而不同。FET电阻的电位通常大于0V，所以，若后栅极电压为0V，则后栅极电压相对地为负。由此，能够提高FET电阻的电阻值，相应地，能够缩小FET电阻的布局。对于电阻值的增大效果来说，在通常的电压范围(0 一 3V左右)为10% 30%左右。此外，还能够得到与第二实施方式同样的效果。图22是表示第九实施方式的变换器的变形例的电路图。使后栅极电压可变。由此，在芯片制作后，能够将FET电阻的电阻值调整为所希望的值。第十实施方式
图23是表示第十实施方式的变换器的电路图。变换器为两级。Fdi5、Fdi6是耗尽型 FET, I~ri2是HBT，Ri2 Ri4是电阻，Di3是肖特基二极管。Tri2的基极经由Ri2连接在 Tril的集电极上。Tri2的集电极连接在电源端子Vcb上。Tri2的发射极接地。从Tri2的集电极侧经由端子Vinv将输出信号输出。在Tri2的集电极和电源端子Vcb之间串联连接有Fdi5以及Fdi6。Fdi5的栅极连接在Fdi6的源极上。Fdi6是栅极电极G开路的FET电阻。在Fdi5和Fdi6之间连接有二极管Di3。在FET电阻Fdi2的正下方连接有后栅极电极BGl，在FET电阻Fdi6的正下方连接有后栅极电极BG2。Tril的集电极经由电阻Ri3连接在后栅极电极BG2上，Tri2的集电极经由电阻Ri4连接在后栅极电极BGl上。由此，能够在不准备其他电源的情况下对FET电阻Fdi2、Fdi6施加后栅极电压。图M是表示第十实施方式的变换器的输出电压和使能电压的关系的图。图25是表示第十实施方式的变换器的电流和使能电压的关系的图。由于对关闭(OFF)状态的变换器的FET电阻施加较低的后栅极电压，所以，在使能电压从低(Low)变化为高(High)时的 FET电阻稍微变高。因此，与不施加后栅极电压的情况相比，响应时间变慢，但能够降低消耗电流。第^^一实施方式
图沈是表示第十一实施方式的变换器的电路图。与第十实施方式不同，Tril的集电极经由电阻Ri3连接在后栅极电极BGl上，Tri2的集电极经由电阻Ri4连接在后栅极电极 BG2上。由此，与第十实施方式同样，能够在不准备其他电源的情况下对FET电阻Fdi2、Fdi6 施加后栅极电压。图27是表示第十一实施方式的变换器的输出电压和使能电压的关系的图。图观是表示第十一实施方式的变换器的电流和使能电压的关系的图。由于对接通(ON)状态的变换器的FET电阻施加较低的后栅极电压，所以，在使能电压从低(Low)变化为高(High)时的FET电阻稍微变低。因此，与不施加后栅极电压的情况相比，消耗电流变多，但响应时间变快。第十二实施方式.
图四是表示第十二实施方式的变换器的电路图。该电路是在第二实施方式的变换器的FET电阻Fdi2的附近连接旁侧栅极电极的电路。图30是表示第十二实施方式的FET电阻的俯视图。图31是表示第十二实施方式的FET电阻的剖视图。在FET电阻Fdi2的附近连接有旁侧栅极电极SGl。图32是表示第十二实施方式的FET电阻的DC特性的图。可知在施加在旁侧栅极电极SGl上的旁侧栅极电压为OV的情况和一 3V的情况下，FET电阻的电阻值不同。在半绝缘性GaAs基板12上使GaAs缓冲层14外延成长的过程中导入结晶缺陷。FET的沟道电阻经由该结晶缺陷的能级(level)而受到旁侧栅极电压的影响。因此，如上所述，FET电阻的电阻值根据旁侧栅极电压而不同。由于FET电阻的电位通常大于0V，所以，当旁侧栅极电压为OV时，旁侧栅极电压相对地变为负。由此，能够提高FET电阻的电阻值，相应地能够缩小FET电阻的布局。对于电阻值的增大效果来说，在通常的电压范围(0 一 3V左右)为10% 30%左右。此外，还能够得到与第二实施方式同样的效果。图33是表示第十二实施方式的变换器的变形例的电路图。使旁侧栅极电压可变。 由此，在芯片制作后能够将FET电阻的电阻值调整为所希望的值。第十三实施方式
图34是表示第十三实施方式的变换器的电路图。变换器为两级。在FET电阻Fdi2的附近连接有旁侧栅极电极SG1，在FET电阻Fdi6的附近连接有旁侧栅极电极SG2。Tril的集电极经由电阻Ri3连接在旁侧栅极电极SG2上，Tri2的集电极经由电阻Ri4连接在旁侧栅极电极SGl上。由此，能够在不准备其他电源的情况下对FET电阻Fdi2、Fdi6施加旁侧栅极电压。此外，由于对关闭(OFF)状态的变换器的FET电阻施加较低的旁侧栅极电压，所以，在使能电压从低(Low)变化为高(High)时的FET电阻稍微变高。因此，与不施加旁侧栅极电压的情况相比，响应时间变慢，但能够降低消耗电流。第十四实施方式
图35是表示第十四实施方式的变换器的电路图。与第十三实施方式不同，Tril的集电极经由电阻Ri3连接在旁侧栅极电极SGl上，Tri2的集电极经由电阻Ri4连接在旁侧栅极电极SG2上。由此，与第十三实施方式同样，能够在不准备其他电源的情况下对FET电阻 Fdi2、Fdi6施加旁侧栅极电压。此外，由于对接通(ON)状态的变换器的FET电阻施加较低的旁侧栅极电压，所以，使能电压从低(Low)变化为高(High)时的FET电阻稍微变低。因此，与不施加旁侧栅极电压的情况相比，消耗电流变多，但是，响应时间变快。第十五实施方式
图36是表示第十五实施方式的变换器的俯视图。杂质扩散区域16包围两级的变换器 INV1、INV2。在杂质扩散区域16上设置有旁侧栅极电极(未图示)，对杂质扩散区域16提供恒定的电位。由此，能够防止来自变换器INV1、INV2以外的旁侧栅极电压的影响。因此，能够防止工作不良，难以受到制造偏差或芯片布局等的影响。图37是表示第十五实施方式的变换器的变形例的俯视图。使提供给杂质扩散区域16的电位可变。由此，能够将与电路的电源电压相对应的适当的旁侧栅极电压施加给杂质扩散区域16。例如，使杂质扩散区域16的电位与电路内的最高的电位(该电位利用外部电源电压进行变动)为相同电位。第十六实施方式
图38是表示第十六实施方式的功率放大器的框图。变换器INV是第一实施方式 第十五实施方式中的任一个变换器。不仅是参考电压产生电路VG，第一偏置电路Bl以及第二偏置电路B2也根据该变换器INV的输出电压进行接通(ON) /断开(OFF)。图39是表示第十六实施方式的参考电压产生电路的电路图。该电路是在图2的参考电压产生电路中追加了晶体管Trv5以及电阻Rv7作为尾电流开关 (Tail-current-Switch)的电路。Trv5根据从端子Vinv经由Rv7输入的变换器INV的输出电压，对是否将参考电压产生电路VG从接地点断开进行切换。由此，使能电压为低(Low) (0 0. 5V)时的参考电压产生电路的漏电流降低到数十 数百nA级。图40是表示第十六实施方式的偏置电路的电路图。该电路是在图3的偏置电路中追加了由HBT构成的晶体管ΤΑ6以及电阻Rb8作为电流开关(Current-Switch)的电路。 Trb6根据从端子Vinv经由电阻RbS输入的变换器INV的输出电压，对是否将偏置电路从接地点断开进行切换。此处，图41是表示第十六实施方式的参考电压产生电路的输出电压和使能电压的关系的图。在参考电压产生电路中不存在Trv5的情况下，断开(OFF)时的残留参考电压为1. 0V，但是，在设置有Trv5的情况下的残留参考电压增加到约1. 5V左右。该断开(OFF) 时的残留参考电压的增加引起偏置电路中的Trb3的集电极漏电流。因此，在使能电压为低 (Low)时，使将TA6的基极电位为0 0. 3V左右，进行断开(0FF)，从而能够抑制偏置电路的漏电流。图42是表示第十六实施方式的参考电压产生电路的变形例的电路图。该电路是将图39的参考电压产生电路的Trv5变更为增强型FET即!^evl以及肖特基二极管Dvl的电路。在该情况下，也能够得到同样的效果。图43是表示第十六实施方式的偏置电路的变形例的电路图。该电路是将图40的偏置电路的TA6变更为增强型FEI^P !^ebl以及肖特基二极管Dbl的电路。在该情况下， 也能够得到同样的效果。
权利要求
1.一种功率放大器，其特征在于，具有 放大晶体管，对输入信号进行放大； 参考电压产生电路，生成参考电压；偏置电路，基于所述参考电压生成偏置电压，并且，将所述偏置电压向所述放大晶体管供给；以及升压电路，对从外部输入的使能电压进行升压并输出， 所述参考电压产生电路根据所述升压电路的输出电压进行接通或断开， 所述升压电路具有 使能端子，输入所述使能电压； 电源端子，与电源连接；晶体管，具有与所述使能端子连接的控制电极、与所述电源端子连接的第一电极、接地的第二电极；以及FET电阻，连接在所述晶体管的所述第一电极和所述电源端子之间， 所述FET电阻的栅极电极开路。
2.如权利要求1所述的功率放大器，其特征在于，还具有连接在所述FET电阻和所述电源端子之间的二极管。
3.如权利要求1或2所述的功率放大器，其特征在于， 所述FET电阻具有串联连接的两个FET电阻。
4.如权利要求1或2所述的功率放大器，其特征在于， 所述FET电阻具有双栅极。
5.如权利要求1或2所述的功率放大器，其特征在于，所述FET电阻具有并列形成在半导体基板上的多个杂质扩散区域和与所述多个杂质扩散区域进行肖特基连接的栅极电极，所述多个杂质扩散区域上的所述栅极电极连结在一起。
6.如权利要求1或2所述的功率放大器，其特征在于， 所述晶体管是增强型FET。
7.如权利要求1或2所述的功率放大器，其特征在于， 所述二极管是二极管接法的增强型FET。
8.如权利要求1或2所述的功率放大器，其特征在于， 所述二极管是两个串联连接的二极管接法的增强型FET。
9.如权利要求1或2所述的功率放大器，其特征在于，还具有连接在所述FET电阻的正下方的后栅极电极或者连接在所述FET电阻附近的旁侧栅极电极，对所述后栅极电极或者所述旁侧栅极电极提供恒定或者可变的电位。
10.一种功率放大器，其特征在于，具有 放大晶体管，对输入信号进行放大； 参考电压产生电路，生成参考电压；偏置电路，基于所述参考电压生成偏置电压，并且，将所述偏置电压向所述放大晶体管供给；以及升压电路，对从外部输入的使能电压进行升压并输出， 所述参考电压产生电路根据所述升压电路的输出电压进行接通或断开， 所述升压电路具有 使能端子，输入所述使能电压； 电源端子，与电源连接；第一晶体管，具有与所述使能端子连接的控制电极、与所述电源端子连接的第一电极、 接地的第二电极；第一 FET电阻，连接在所述第一晶体管的所述第一电极和所述电源端子之间； 第二晶体管，具有与所述第一晶体管的所述第一电极连接的控制电极、与所述电源端子连接的第一电极、接地的第二电极；第二 FET电阻，连接在所述第二晶体管的所述第一电极和所述电源端子之间； 连接在所述第一FET电阻的正下方的第一后栅极电极或者连接在所述第一FET电阻附近的第一旁侧栅极电极；以及连接在所述第二FET电阻的正下方的第二后栅极电极或者连接在所述第二FET电阻附近的第二旁侧栅极电极，所述第一以及第二 FET电阻的栅极电极开路，所述第一晶体管的所述第一电极与所述第二后栅极电极或者所述第二旁侧栅极电极连接，所述第二晶体管的所述第一电极与所述第一后栅极电极或者所述第一旁侧栅极电极连接。
11. 一种功率放大器，其特征在于，具有 放大晶体管，对输入信号进行放大； 参考电压产生电路，生成参考电压；偏置电路，基于所述参考电压生成偏置电压，并且，将所述偏置电压向所述放大晶体管供给；以及升压电路，对从外部输入的使能电压进行升压并输出，所述参考电压产生电路根据所述升压电路的输出电压进行接通或者断开，所述升压电路具有使能端子，输入所述使能电压；电源端子，与电源连接；第一晶体管，具有与所述使能端子连接的控制电极、与所述电源端子连接的第一电极、 接地的第二电极；第一 FET电阻，连接在所述第一晶体管的所述第一电极和所述电源端子之间； 第二晶体管，具有与所述第一晶体管的所述第一电极连接的控制电极、与所述电源端子连接的第一电极、接地的第二电极；第二 FET电阻，连接在所述第二晶体管的所述第一电极和所述电源端子之间； 连接在所述第一FET电阻的正下方的第一后栅极电极或者连接在所述第一FET电阻附近的第一旁侧栅极电极；以及连接在所述第二FET电阻的正下方的第二后栅极电极或者连接在所述第二FET电阻附近的第二旁侧栅极电极，所述第一以及第二 FET电阻的栅极电极开路，所述第一晶体管的所述第一电极与所述第一后栅极电极或者所述第一旁侧栅极电极连接，所述第二晶体管的所述第一电极与所述第二后栅极电极或者所述第二旁侧栅极电极连接。
12.如权利要求1、2、10、11中的任一项所述的功率放大器，其特征在于， 还具有包围所述升压电路并且被提供恒定或者可变的电位的杂质扩散区域。
13.如权利要求1、2、10、11中的任一项所述的功率放大器，其特征在于，所述参考电压产生电路具有第三晶体管，该第三晶体管根据所述升压电路的输出电压，对是否将所述参考电压产生电路从接地点断开进行切换。
14.如权利要求1、2、10、11中的任一项所述的功率放大器，其特征在于，所述偏置电路具有第四晶体管，该第四晶体管根据所述升压电路的输出电压，对是否将所述偏置电路从接地点断开进行切换。
15.如权利要求13所述的功率放大器，其特征在于， 所述第三晶体管是增强型FET。
16.如权利要求14所述的功率放大器，其特征在于， 所述第四晶体管是增强型FET。
全文摘要
本发明涉及能够在不增加芯片面积和成本的情况下抑制漏电流的功率放大器。偏置电路(B1、B2)基于从参考电压产生电路(VG)供给的参考电压生成偏置电压，对放大晶体管(A1、A2)供给偏置电压。变换器(INV)对使能电压进行升压并输出。参考电压产生电路(VG)根据变换器(INV)的输出电压进行接通(ON)或断开(OFF)。变换器(INV)具有使能端子(Ven)、电源端子(Vcb)、晶体管(Tri1)、FET电阻(Fdi2)。晶体管(Tri1)的基极与使能端子(Ven)连接，集电极与电源端子(Vcb)连接，发射极接地。FET电阻(Fdi2)连接在晶体管(Tri1)的集电极和电源端子(Vcb)之间，FET电阻(Fdi2)的栅极电极开路。
文档编号H03F3/20GK102403963SQ20111015556
公开日2012年4月4日 申请日期2011年6月10日 优先权日2010年9月13日
发明者宫下美代, 山本和也, 松塚隆之, 铃木敏 申请人:三菱电机株式会社