专利名称：多相时钟发生器和数据传输线的制作方法
技术领域：
本发明涉及半导体领域，更具体地，本发明涉及一种多相时钟发生器和数据传输线。
背景技术：
通常，集成电路具有许多传输线，这些传输线在集成电路的操作期间在芯片的各个部分之间传送信号。典型地，传输线上数字数据的转换会引起电源或接地供给中的噪声，这会劣化芯片上信号的质量。由于多条传输线和多个信号转换状态，因此可能会加重噪声。例如，该问题会在最近的2. 5D或3D结构中增加，其中，2. 5D或3D结构包括多个芯片，每一个芯片都具有使用公共电源或接地供给的许多传输线。
针对生成噪声所尝试的一种解决方法是创建更多的电源和接地输入/输出(I/O)。然而，更多的电源和接地I/O通常导致面积损失。面积损失对于大容量数据线来说是不可接受的。所尝试的另一种解决方式是减小与电源和接地供给的电感以减小噪声。然而，减小电感对于一些应用来说是不可行的，这是因为其不能满足封装的最小电感的限制，并且制造电感在工艺上来说会是精细且昂贵的。因此，本领域需要克服上述问题而不存在例如上述所尝试解决方法的所提出缺点。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路，包括时钟发生器，生成时钟信号，所述时钟信号中的至少一些与输入至所述时钟发生器中的输入时钟信号具有相位差，以及所述时钟信号中的至少一些具有相对于至少另一个时钟信号的不同相位差；以及数据传输线，至少部分地通过所述时钟信号中的至少一个来触发所述数据传输线的每一条。在该集成电路中，所述时钟发生器包括延迟线，每条所述延迟线都连接至所述输入时钟信号，所述延迟线中的至少一条对应于所述时钟信号中的至少一个。在该集成电路中，所述延迟线的每一条都具有电连接至锁相环(PLL)、延迟锁定环(DLL)或它们的组合的输出。在该集成电路中，所述延迟线的每一条都被配置为基于控制信号输出与所述输入时钟信号相比具有可变相位差的信号。在该集成电路中，所述延迟线的每一条都包括串联连接的延迟单元；以及可控开关，所述可控开关的每一个都电连接至一个所述延迟单元的输出，所述可控开关的输出电连接在一起。在该集成电路中，所述串联连接的延迟单元的每一个都包括延迟缓冲器。在该集成电路中，所述延迟线的每一条都包括串联连接的延迟单元；多路复用器，具有电连接至所述串联连接的延迟单元的输出的输入以及具有至少两个所选输出；以及自适应缓冲器，每个所述自适应缓冲器都电连接至所述至少两个所选输出中的对应一个，所述自适应缓冲器的输出电连接在一起。在该集成电路中，还包括数据锁存器，所述数据锁存器的每一个都具有被所述时钟信号中的对应一个触发的数据输入和数据输出；以及输出缓冲器，所述输出缓冲器的每一个都具有作为所述数据锁存器中的一个的数据输出的输入，所述输出缓冲器的每一个的输出都电连接至所述传输线中的对应一条。根据本发明的另一方面，提供了一种集成电路，包括多相时钟发生器，具有多个输出时钟信号，所述多个输出时钟信号中的每一个都具有相对于输入时钟信号的延迟，所述输出时钟信号中的至少一些与至少另一个输出时钟信号相比具有不同延迟，所述输出时钟信号触发对应的数据传输线，所述多相时钟发生器包括可配置延迟线，每一个都具有所述输入时钟信号作为输入；以及延迟锁定环(DLL)和/或锁相环(PLL)，所述DLL和/或PLL 的每一个都具有所述可配置延迟线中的一条的输出来作为输入，并且所述DLL和/或PLL的每一个都输出所述输出时钟信号中的一个。在该集成电路中，所述可配置延迟线的每一条都包括延迟单元，串联连接，所述延迟单元具有对应延迟输出；以及开关，能够由控制信号控制，所述控制信号选择所述开关中的一个的输出节点作为所述时钟信号中的一个。在该集成电路中，所述延迟单元的每一个都包括缓冲器。在该集成电路中，所述可配置延迟线的每一条都包括内插器。在该集成电路中，所述可配置延迟线的每一条都包括延迟单元，串联连接，所述延迟单元具有对应延迟输出；N-至-2多路复用器，具有延迟输出作为输入并具有两个所选输出；以及自适应缓冲器，每一个都具有所述两个所选输出中的一个作为输入，所述自适应缓冲器的输出电连接在一起。在该集成电路中，所述自适应缓冲器的每一个都包括缓冲器，具有电连接在一起的输入；以及开关，具有电连接在一起的输出，每个开关的输入都电连接至对应缓冲器的输出。根据本发明的又一方面，提供了一种方法，包括生成多个相移时钟信号，所述相移时钟信号的每一个都相对于其他相移时钟信号具有不同的相移；基于所述相移时钟信号触发触发器；以及将来自所述触发器的数据信号输出到传输线上。在该方法中，生成相移时钟信号包括配置延迟线，以基于控制信号为所述相移时钟信号提供延迟。在该方法中，生成所述相移时钟信号包括通过延迟线传送时钟信号，所述延迟线的每一条都提供可变延迟。在该方法中，通过在串联连接的延迟单元的输出之间切换延迟线的输出来提供所述可变延迟的每一个。在该方法中，通过选择串联连接的延迟单元的输出并确定所选输出之间或大于所述所选输出的所述可变延迟来提供所述可变延迟的每一个。在该方法中，还包括在所述数据信号被输出到所述传输线上之前，缓冲来自所述触发器的所述数据信号。
为了更加完整地理解本发明的实施例及其优点，现在结合附图进行以下描述，其中图I是根据实施例的包括具有数据传输线的多相时钟发生器的系统；图2是根据实施例的多相时钟发生器的实例；图3是根据实施例的具有可配置延迟的延迟线的第一实例；图4是根据实施例的具有可配置延迟的延迟线的第二实例；以及图5是根据实施例的自适应缓冲器的实例。
具体实施方式
以下详细讨论本发明实施例的制造和用法。然而，应该理解，本公开提供了许多可以在各种特定环境下具体化的可应用新概念。所讨论的具体实施例仅仅示出了制造和使用所公开概念的特定方式，而不用于限制。在特定语境(即，在集成电路中包括数据传输线的系统)中描述了实施例。应该注意，传输线可以包括导线、传输总线等，和/或它们的组合。然而，本公开还可以应用于任何集成电路结构，诸如单芯片封装、2. 5D封装或3D封装。图I是根据实施例的具有数据传输线18-1、18_2和18-n的多相时钟发生器12的系统10。多相时钟发生器12接收输入时钟信号CLK和j位控制信号CNTL，并生成多相时钟信号，诸如时钟信号CLK-l、CLK-2至CLK-n其中，n是所生成时钟信号的数量。所生成的时钟信号CLK-I至CLK-n的每一个通常都具有与输入的时钟信号CLK不同的相位或者具有与输入的时钟信号CLK不同的延迟传播,然而,所生成的时钟信号CLK-I至CLK-n中的一些可以具有与输入的时钟信号CLK相同的相位或延迟。如本领域已知的，相位差通常是指函数或信号相对于另一函数或信号的角度差，以及延迟通常是指函数或信号相对于另一函数或信号的定时差。所生成的时钟信号CLK-I至CLK-n的每一个都驱动对应的一个数据锁存器14-1、14-2至14-n，其中，数据锁存器还可以为任意触发器。数据锁存器14-1至14_n中的每一个都具有沿着对应的传输线18-1至18-n所传输的对应数据输入D-I、D-2至D_n。数据锁存器14-1至14-n中每一个的输出是对应缓冲器16-1、16-2至16_n的输入。对应缓冲器16-1至16-n的每一个点都连接在电源VDD和地VSS之间，并且缓冲器16_1至16_n的每一个都用作用于沿着对应的数据传输线18-1至18-n传输数据信号的低阻抗驱动器。图2不出了根据实施例的多相时钟发生器12的实例。输入时钟信号CLK被输入至延迟线30-1、30-2至30-n中的每一条。延迟线30_1至30_n中的每一条通常将输入时钟信号CLK延迟一些量，然而延迟线30-1至30-n中的一条或多条可以不延迟输入时钟信号CLK。如以下进一步所详细示出的，延迟线30-1至30-n可以分别具有固定的延迟，或者可以具有基于控制信号CLK的一些位的可配置延迟。每条延迟线30-1至30-n的输出是对应的延迟锁定环(DLL)或锁相环(PLL) 32-1、32-2至32-n (诸如抗扭斜DLL或PLL)的输入。DLL/PLL 32-1至32-n输出所生成的时钟信号CLK-I至CLK-n中的对应一个。DLL或PLL的结构在本领域中是已知的。PLL通常用于生成具有“锁”相或与输入信号匹配的输出信号。类似地，DLL通常用于生成具有与输入信号锁定的延迟的输出信号。
控制信号CNTL可以为任意位宽(诸如j位)，并且可以根据实施例而变化。值得注意的是，尽管各种位的控制信号CNTL被示出为直接输入至延迟线30-1至30-n，但控制信号还可以输入至中间控制逻辑，其具有来自输入至延迟线30-1至30-n的控制逻辑的输出。本领域的技术人员基于本文所描述的实施例容易地理解控制逻辑的可能结构。图3示出了具有可配置延迟的延迟线30'的第一实例。输入时钟信号CLK被输入至串联连接的N个延迟单元,其具有所示出的延迟单元40、42、44和46。在该实施例中，延迟单元40、42、44和46的每一个都是缓冲器，诸如两个串联连接的反相器，其对输入至缓冲器的信号施加延迟ATn。例如，用于对应延迟单元40、42、44和46的延迟ATI、AT2、AT3和ATn可以根据设计选择相同或不同。延迟单元40、42、44和46的每一个的输出都连接至对应的开关50、52、54和56，该开关50、52、54和56被输入至延迟线30’的控制信号CNTL的各位的对应位CNTLl' -UCNTLl' -2、CNTLl' -3和CNTLl' _k所控制。开关50、52、54和56具有一起连接至延迟信号DELAY的输出节点。在该配置中，当开关50、52、54和56中的一个闭合时，其他开关保持打开，使得延迟信号DELAY具有相对于与延迟单元(在传送通过闭合开关之前传播延迟)的数量相对应的时钟信号CLK的延迟，并输出为延迟信号DELAY。例如，如果开关52闭合且开关50、54和56打开，则延迟信号DELAY具有与有 延迟单元40和42引起的延迟相对应的2 AT的延迟。图4示出了具有可配置延迟的延迟线30"的第二实例，诸如示例性内插器。输入时钟信号CLK被输入至串联连接的N个延迟单元，其具有所示出的延迟单元60、62、64和66。图4中的延迟单元可以与图3中的延迟单元相同或类似。延迟单元60、62、64和66的每一个的输出都输入至N-至-2多路复用器70。多路复用器70输出基于控制信号CNTLl "所选择的两个延迟信号，其中，控制信号CNTLl "是输入至延迟线30"的控制信号CNTL中的位。多路复用器70的输出被输入至对应的自适应缓冲器72和74(如图5所示)。基于输入至自适应缓冲器72和74的对应控制信号CNTL2和CNTL3 (它们均为控制信号CNTL中的位)，自适应缓冲器72和74连接至一起以输出延迟信号DELAY。延迟信号DELAY的延迟具有与从多路复用器70输出的两个信号的延迟之间的延迟相对应的延迟。例如，如果通过多路复用器70来输出具有延迟A T的延迟单元60的输出和具有延迟2 A T的延迟单元62的输出，则延迟信号DELAY可具有AT和2 AT之间的延迟。图5示出了图4的延迟线30"的自适应缓冲器72/74。自适应缓冲器72/74包括缓冲器80、82和84。缓冲器80、82和84的每一个都具有例如来自图4中的多路复用器70的一个输出的输入信号IN。缓冲器80、82和84的每一个都连接至对应的开关86、88和90，其中，通过控制信号CNTL-l、CNTL-2、CNTL-m(它们均是如图4所示CNTL2和CNTL3中的位)的对应位来控制开关86、88和90的每一个。开关86、88和90连接至一起并输出输出信号0UT，其可以连接至其他自适应缓冲器的输出信号OUT以输出图4的延迟信号DELAY。参照图4和图5，控制信号CNTL2和CNTL3的位提供加权以确定由内插器输出的延迟信号DELAY的延迟。例如，如果控制信号CNTL2具有对远远多于控制信号CNTL3的位的驱动强度进行加权的位，则延迟信号DELAY将具有与输入至自适应缓冲器74的信号的延迟相比更接近输入至自适应缓冲器72的信号的延迟的延迟。例如，如果控制信号CNTL3具有对远远多于控制信号CNTL2的位的驱动强度进行加权的位，则延迟信号DELAY将具有与输入至自适应缓冲器72的信号的延迟相比更接近输入至自适应缓冲器74的信号的延迟的延迟。此外，如果控制信号CNTL2和CNTL3被均等加权，则延迟信号DELAY通常将具有接近于输入至对应的自适应缓冲器72和74的延迟差的一半加上具有最小延迟的信号的延迟。例如，如果具有延迟A T和2 A T的信号分别被输入至对应的自适应缓冲器72和74，则控制信号被均等加权，延迟信号DELAY的延迟通常将为A T+l/2 (2 A T- A T)。本领域普通技术人员应该容易地理解控制信号CNTL2和CNTL3的不同加权以获得各种延迟并实现等效电路，该不同加权和等效电路均为本发明实施例所能预期。诸如图I至图4所示的实施例可以生成具有不同相位的时钟信号。不同的相位可以为延迟(诸如上述AT)的整数倍，或者可以为任何生成的差。然后，时钟信号可以驱动其中具有数据输入的对应数据锁存器。数据锁存器的输出沿着例如横跨半导体芯片的对应传输线来传输。通过使时钟信号具有不同的相位，传输线上的数据转移可以以异步时序发生。转移的异步时序会导致在单个瞬间发生较少的转移，由此与仅适用单个时钟相比会减小由同步切换输出生成的电源或接地面上的噪声量。此外，对于低摆幅传输可以增加定时 容限，并且传输信号的功耗可以由于偏移的时间间隔而减小。一个实施例是集成电路。该集成电路包括时钟发生器和数据传输线。时钟发生器生成时钟信号。至少一些时钟信号与输入至时钟发生器中的输入时钟信号具有相位差，以及至少一些时钟信号具有相对于至少另一个时钟信号的不同相位差。至少部分地通过至少一个时钟信号来触发每条数据传输线。另一个实施例是集成电路。该集成电路包括多相时钟发生器，其中，多相时钟发生器包括可配置延迟以及延迟锁定环(DLL)和/或锁相环(PLL)。多相时钟发生器具有多个输出时钟信号。多个输出时钟信号的每一个都具有相对于输入时钟信号的延迟，并且至少一些输出时钟信号与至少另一个输出时钟信号相比具有不同延迟。输出时钟信号触发对应的输出传输线。可配置延迟线的每一个都具有输入时钟信号来作为输入。DLL和/或PLL的每一个都具有可配置延迟线中的一条的输出来作为输入，并且DLL和/或PLL的每一个都输出输出时钟信号中的一个。又一实施例为一种方法，包括生成多个相移时钟信号；基于相移时钟信号触发触发器；以及将来自触发器的数据信号输出到传输线上。相移时钟信号的每一个都具有相对于其他相移时钟信号的不同相移。尽管已经详细描述了本发明的实施例及其优点，但应该理解，在不背离由所附权利要求限定的本公开的精神和范围的情况下，可以进行各种改变、替换和修改。例如，图I至图4中的输入时钟信号CLK可用于驱动数据锁存器，该数据锁存器用于与驱动另一数据锁存器的至少一个其他相移时钟信号一起沿着传输线进行数据传输。此外，输入时钟信号CLK可被直接传送至数据锁存器，或者可以通过延迟线传送，诸如通过连接至延迟线的输入的开关来传送。此外，可以在本领域技术人员的知识范围内使用和考虑延迟线的许多其他结构而不需要过多实验。此外，每条延迟线都可以诸如通过具有与期望的相移相对应的串联延迟单元的数量来具有固定的非可配置延迟。例如，如果期望2 A T相移，则只有两个延迟单元可被串联，以使延迟信号具有期望的相移。上述附图用虚线示出了如何在实施例中考虑附图的更多或更少的部件。此外，实施例考虑可以在各种部件中使用控制逻辑。如上所讨论的，多相时钟发生器12可具有中间控制逻辑。此外，每条延迟线都可以具有控制逻辑，其可以与其他延迟线相同或不同，使得对应的控制信号可被输入至控制逻辑，并且控制逻辑的输出可以控制对应的部件。在本领域普通技术人员的技能和知识的范围内考虑这些结构。此外，本申请的范围不限于说明书中描述的处理、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域的技术人员可以从本发明实施例的公开所容易理解的，可以根据本公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能并实现基本相同结果的处理、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求用于在它们的范围内包括这些处理、机器、 制造、物质组成、装置、方法或步骤。
权利要求
1.一种集成电路，包括 时钟发生器，生成时钟信号，所述时钟信号中的至少一些与输入至所述时钟发生器中的输入时钟信号具有相位差，以及所述时钟信号中的至少一些具有相对于至少另一个时钟信号的不同相位差；以及 数据传输线，至少部分地通过所述时钟信号中的至少一个来触发所述数据传输线的每一条。
2.根据权利要求I所述的集成电路，其中，所述时钟发生器包括延迟线，每条所述延迟线都连接至所述输入时钟信号，所述延迟线中的至少一条对应于所述时钟信号中的至少一个。
3.根据权利要求2所述的集成电路，其中，所述延迟线的每一条都具有电连接至锁相 环(PLL)、延迟锁定环(DLL)或它们的组合的输出，和/或 其中，所述延迟线的每一条都被配置为基于控制信号输出与所述输入时钟信号相比具有可变相位差的信号，和/或 其中，所述延迟线的每一条都包括 串联连接的延迟单元；以及 可控开关，所述可控开关的每一个都电连接至一个所述延迟单元的输出，所述可控开关的输出电连接在一起。
4.根据权利要求2所述的集成电路，其中，所述延迟线的每一条都包括 串联连接的延迟单元； 多路复用器，具有电连接至所述串联连接的延迟单元的输出的输入以及具有至少两个所选输出；以及 自适应缓冲器，每个所述自适应缓冲器都电连接至所述至少两个所选输出中的对应一个，所述自适应缓冲器的输出电连接在一起。
5.根据权利要求I所述的集成电路，还包括 数据锁存器，所述数据锁存器的每一个都具有被所述时钟信号中的对应一个触发的数据输入和数据输出；以及 输出缓冲器，所述输出缓冲器的每一个都具有作为所述数据锁存器中的一个的数据输出的输入，所述输出缓冲器的每一个的输出都电连接至所述传输线中的对应一条。
6.一种集成电路，包括 多相时钟发生器，具有多个输出时钟信号，所述多个输出时钟信号中的每一个都具有相对于输入时钟信号的延迟，所述输出时钟信号中的至少一些与至少另一个输出时钟信号相比具有不同延迟，所述输出时钟信号触发对应的数据传输线，所述多相时钟发生器包括 可配置延迟线，每一个都具有所述输入时钟信号作为输入；以及延迟锁定环(DLL)和/或锁相环(PLL)，所述DLL和/或PLL的每一个都具有所述可配置延迟线中的一条的输出来作为输入，并且所述DLL和/或PLL的每一个都输出所述输出时钟信号中的一个。
7.根据权利要求6所述的集成电路，其中，所述可配置延迟线的每一条都包括 延迟单元，串联连接，所述延迟单元具有对应延迟输出；以及开关，能够由控制信号控制，所述控制信号选择所述开关中的一个的输出节点作为所述时钟信号中的一个，和/或 其中，所述延迟单元的每一个都包括缓冲器， 其中，所述可配置延迟线的每一条都包括内插器，和/或 其中，所述可配置延迟线的每一条都包括 延迟单元，串联连接,所述延迟单元具有对应延迟输出； N-至-2多路复用器，具有延迟输出作为输入并具有两个所选输出；以及自适应缓冲器，每一个都具有所述两个所选输出中的一个作为输入，所述自适应缓冲器的输出电连接在一起，和/或 所述自适应缓冲器的每一个都包括 缓冲器，具有电连接在一起的输入；以及 开关，具有电连接在一起的输出，每个开关的输入都电连接至对应缓冲器的输出。
8.一种方法，包括 生成多个相移时钟信号，所述相移时钟信号的每一个都相对于其他相移时钟信号具有不同的相移； 基于所述相移时钟信号触发触发器；以及 将来自所述触发器的数据信号输出到传输线上。
9.根据权利要求8所述的方法，其中，生成相移时钟信号包括配置延迟线，以基于控制信号为所述相移时钟信号提供延迟，和/或 其中，生成所述相移时钟信号包括通过延迟线传送时钟信号，所述延迟线的每一条都提供可变延迟，和/或 通过在串联连接的延迟单元的输出之间切换延迟线的输出来提供所述可变延迟的每一个，和/或 其中，生成所述相移时钟信号包括通过延迟线传送时钟信号，所述延迟线的每一条都提供可变延迟，和/或 通过选择串联连接的延迟单元的输出并确定所选输出之间或大于所述所选输出的所述可变延迟来提供所述可变延迟的每一个。
10.根据权利要求8所述的方法，还包括在所述数据信号被输出到所述传输线上之前，缓冲来自所述触发器的所述数据信号。
全文摘要
一个实施例是集成电路。该集成电路包括时钟发生器和数据传输线。时钟发生器生成时钟信号。至少一些时钟信号与输入至时钟发生器中的输入时钟信号具有相位差，以及至少一些时钟信号具有相对于至少另一个时钟信号的不同相位差。至少部分地通过至少一个时钟信号来触发每条数据传输线。本发明还提供了一种多相时钟发生器和数据传输线。
文档编号H03K5/135GK102751967SQ20111042404
公开日2012年10月24日 申请日期2011年12月13日 优先权日2011年4月18日
发明者张智贤, 彭永州, 苑敏学 申请人:台湾积体电路制造股份有限公司