专利名称：鉴相滤波器、数字锁相环电路和时钟发生方法
技术领域：
本发明涉及一种鉴相滤波器、数字锁相环电路和时钟发生方法，且更具体地说，涉及一种无精度限制的鉴相滤波器、数字锁相环电路和时钟发生方法。
背景技术：
图1是一种常规数字锁相环(Phase-Locked Loop, PLL)的电路方块图。在图1中，鉴相器(Phase Detector)(或相位比较器)110用以确定并输出反馈信号与参考信号之间的相位误差。该相位误差比较结果通常反映为一个方向信号以及两个脉冲信号。例如，当反馈信号与参考信号之间存在频率差异时，根据两者频率比较的结果，输出相反电平的方向信号，同时两个脉冲信号的脉宽也各自发生或变宽或变窄的相反的变化。低通滤波器(Low Pass Filter)(或环形滤波器)120与鉴相器110连接。鉴相器110把上述反映相位误差的信号提供给低通滤波器120，而低通滤波器120对所述相位误差信号进行滤波以产生数字控制信号。数控振荡器(Digitally Controlled Oscillator) 130取决于数控信号并产生一输出信号。数字锁相环电路100的输出信号经除法器(Divider)HO的分频而产生前述的反馈信号。
常规数字锁相环电路100具有以下缺陷:一是输出信号受叠加到参考信号上的噪声(noise)的影响很大。传统的锁相环电路100的经过反馈振荡，仅有当反馈信号与参考信号的频率相同且相位相同时才能稳定。因此，如果参考信号因异常的抖动(噪声)而产生频率变化，则鉴相器110会检测出相应的相位误差，随即低通滤波器120根据相位误差调整输出信号。要减小输出信号抖动，须精确设计低通滤波器以消除输入信号的相位噪声影响。二是相位误差检测的精度较低，进而影响整个数字锁相环电路的校正灵敏度。由于误差信号量化的精度、线性度，都会影响到低通滤波器的滤波效果。然而，一般的鉴相器110对于相位误差的量化处理是有极限的。对于非常小的相位误差，一般的鉴相器110的能力很难将其量化，从而影响到数控振荡器130的输出，使得输出信号伴随着更大的抖动。
图2是一种已知的改良式鉴相器电路图，用于替换图1架构中的鉴相器。在图2中，鉴相器为了提升相位误差的量化精度，使用一连串的延迟元件210，这一连串的延迟元件210用来减少因量化不准确所导致的问题。但是，这种改良设计还是有偏差的，必需在每一个延迟元件的延迟时间都是一致的情况下才会准确，例如每一个延迟元件的延迟时间都是精确的10微微秒(picosecond, I(T12Sec)。在真实情况要实现图2的改良式鉴相器是有困难的，极有可能对某些相位误差检测变成非线性。由于此鉴相器的非线性量化，导致数字锁相环电路的输出信号仍会伴随着抖动。
如何改进现有技术的缺点，提升数字锁相环电路的抗干扰能力，减少因参考信号的噪声而产生的输出信号颤抖，同时，提升相位误差检测的精度，增强对极小的相位误差的处理能力，这是一个有待克服的课题。发明内容
有鉴于此，本发明提出一种鉴相滤波器、数字锁相环电路和时钟发生方法，借以解决背景技术所述及的问题。
本发明提供一种用于数字锁相环电路的鉴相滤波器，其包括一鉴相与方向判断单元、一控制字计数器以及一控制单元。鉴相与方向判断单元接收一参考信号、一方向信号、一第一脉冲信号及一第二脉冲信号，鉴相与方向判断单元根据参考信号的边缘点检查方向信号、第一脉冲信号及第二脉冲信号之间的电平变化，当检查结果为参考信号的频率高于反馈信号则输出一第一调整信号，而当检查结果为反馈信号的频率高于参考信号则输出一第二调整信号。控制字计数器耦接鉴相与方向判断单元的输出，根据第一调整信号或第二调整信号来调整并且输出一可编程数控信号。控制单元耦接鉴相与方向判断单元。控制单元根据参考信号与鉴相与方向判断单元的检查结果，当有检测出第一脉冲信号或第二脉冲信号的宽度变化时则在一预设期间内禁能鉴相与方向判断单元，接着再致能鉴相与方向判断单元，使鉴相与方向判断单元重新检查累计的相位误差是否使第一脉冲信号及第二脉冲信号的宽度产生变化。
本发明再提供一种数字锁相环电路，其包括一鉴相器、一鉴相滤波器、一数控振荡器以及一除法器。鉴相器响应于一参考信号与一反馈信号而根据相位误差产生并且输出一方向信号、一第一脉冲信号及一第二脉冲信号。鉴相滤波器耦接鉴相器的输出，鉴相滤波器根据参考信号的边缘点检查累计的相位误差是否使第一脉冲信号或第二脉冲信号的宽度产生变化，据以输出一可编程数控信号。数控振荡器耦接鉴相滤波器的输出，数控振荡器响应于可编程数控信号而对一输出信号进行相应的调整。除法器耦接数控振荡器的输出，除法器用以对输出信号进行除频，以产生反馈信号。
在本发明的一实施例中，参考信号的边缘点为参考信号的上升沿或下降沿。
在本发明的一实施例中，若鉴相滤波器在参考信号的边缘点检查到第一脉冲信号为第一次出现并且方向信号为第一方向，则判断参考信号的频率高于反馈信号；或者若鉴相滤波器在参考信号的边缘点检查到第二脉冲信号为第一次出现并且方向信号为第二方向，则判断反馈信号的频率高于参考信号。
在本发明的一实施例中，预设期间为N倍于参考信号的周期，其中N为自然数。
在本发明的一实施例中,数控振荡器响应于可编程数控信号而产生一第一振荡信号与一第二振荡信号，并且输出信号为整合第一振荡信号与第二振荡信号的平均值。
本发明又提供一种在数字锁相环电路中的时钟发生方法，此方法包括以下步骤:响应于一反馈信号与一参考信号而根据相位误差产生一方向信号、一第一脉冲信号向及一第二脉冲信号；根据参考信号的边缘点检查累计的相位误差是否使第一脉冲信号或第二脉冲信号的宽度产生变化，据以产生一可编程数控信号；响应于可编程数控信号而对一输出信号进行相应的调整；对输出信号进行除频，以产生反馈信号；以及以输出信号作为外部电路的时钟。
基于上述，本发明主要是在数字锁相环电路中检测累计的相位误差是否有变化，再者可以从参考信号的边缘点(上升沿或下降沿)检查累计的相位误差是否有变化，据以对输出信号进行相应的调整。本发明的有益效果是:(I)可提升相位误差滤波器的抗干扰能力，减少因参考信号噪声而产生的输出信号的颤抖失真，使PLL能够输出稳定的时钟；(2)可提升相位误差检测的精度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
图1是一种常规数字锁相环的电路方块图。
图2是一种已知的改良式鉴相器电路图。
图3是依照本发明一实施例的数字锁相环电路方块图。
图4是依照本发明一实施例的鉴相器310的电路构造图。
图5是依照本发明一实施例的鉴相滤波器320的电路构造图。
图6和图7是依照本发明实施例的检查累计的相位误差的波形示意图。
图8绘示为本发明一实施例的时钟发生方法流程图。
[主要元件符号说明]
100:数字锁相环电路
110:鉴相器
120:低通滤波器
130:数控振荡器
140:除法器
210:延迟元件
300:数字锁相环电路
310:鉴相器
320:鉴相滤波器
330:数控振荡器
340:除法器
510:鉴相与方向判断单元
520:控制字计数器
530:控制单元
CLK_0UT:输出信号
Cff2A:第一振荡信号
CW2B:第二振荡信号
Cff[7:0]:输出信号的平均值
DIRECTION:方向信号
DOWN:第二脉冲信号
NC0_CLK:反馈信号
P_Cff:可编程数控信号
REF_CLK:参考信号
TX、TY:时间点
T_D0WN:第二调整信号
T_UP:第一调整信号
UP:第一脉冲信号
S801 S809:时钟发生方法各步骤具体实施方式
图3是依照本发明一实施例的数字锁相环电路方块图。图4是依照本发明一实施例的鉴相器310的电路构造图。请合并参照图3和图4。数字锁相环(Phase-Locked Loop,PLL)电路300包括鉴相器(Phase Detector，PD) 310、鉴相滤波器(PD Filter) 320、数控振荡器(Digitally Controlled Oscillator) 330 以及除法器(Divider) 340。
鉴相器310接收参考信号REF_CLK与反馈信号NC0_CLK(该反馈信号由数字锁相环电路的输出信号除频得到)，并且响应于参考信号REF_CLK与反馈信号NC0_CLK而根据前述两个信号之间的相位误差比较结果来产生且输出方向信号DIRECTION、第一脉冲信号UP及第二脉冲信号DOWN。
具体的，当参考信号REF_CLK与反馈信号NC0_CLK存在一点点相位误差时，随着时间推移，均会在上述第一脉冲信号UP以及第二脉冲信号DOWN上累积出脉宽变大或者变小的结果，同时输出相应方向电平的方向信号DIRECTION。
图6和图7是依照本发明实施例的检查累计的相位误差的波形示意图，参照图6所示，在本实施例中，当参考信号REF_CLK的频率高于反馈信号NC0_CLK的频率时，鉴相器310输出的方向信号DIRECTION的电平为高电平(定义为第一方向)，第一脉冲信号UP的脉宽趋于增大，而第二脉冲信号DOWN的脉宽则趋于减小。相应的参照图7所示，当参考信号REF_CLK的频率低于反馈信号NC0_CLK的频率时，鉴相器310输出的方向信号DIRECTION的电平为低电平(定义为第二方向)，第一脉冲信号UP的脉宽趋于减小，而第二脉冲信号DOWN的脉宽则趋于增大。
鉴相滤波器320耦接鉴相器310的输出，而接收第一脉冲信号UP、第二脉冲信号DOWN及方向信号DIRECTION。鉴相滤波器320根据参考信号REF_CLK的边缘点检查上述累计的相位误差是否使第一脉冲信号UP或第二脉冲信号DOWN的脉宽产生变化，据以输出可编程数控信号P_CW。
具体的，根据前述鉴相器310说明，由于累计的相位误差会使得第一脉冲信号UP以及第二脉冲信号DOWN的其中一个脉宽增大，另一个减小；而如果参考信号与反馈信号没有相位误差，在参考信号REF_CLK的边缘点检查上述脉冲信号的电平，应当均为低电平(即检测不到脉冲)。容易推定，假设存在相位误差并经过累计后，逐周期在参考信号REF_CLK的边缘点检查上述两个脉冲信号的电平变化，可以很容易得知哪个脉冲信号的脉宽是变大的，哪个是变小的。这是因为在脉冲频率固定的前提下，脉宽变大的脉冲信号，总是会先被检测到电平跳转(即首先出现脉冲)。
其中，参考信号REF_CLK的边缘点可以为其上升沿或下降沿。可以仅检查上升沿或仅检查下降沿，而作为另一个可选的方案，也可以即检查上升沿也检查下降沿，这样在一个参考信号的周期内可以检查两次，而加快检测速度。
数控振荡器330耦接鉴相滤波器320的输出，数控振荡器330响应于可编程数控信号P_cw而对输出信号CLK_0UT进行相应的调整。数控振荡器响应于可编程数控信号P_Cff而产生交错的第一振荡信号CW2A(如图6或图7所绘示)与第二振荡信号CW2B (如图6或图7所绘示)，并且输出信号CLK_0UT为整合第一振荡信号CW2A与第二振荡信号CW2B的平均值CW[7:0]。其中，可以将输出信号CLK_OUT作为外部电路的时钟。
除法器340耦接数控振荡器330的输出，除法器340用以对输出信号CLK_0UT进行除频，以产生反馈信号NC0_CLK。
接下来，更详细说明鉴相滤波器320。图5是依照本发明一实施例的鉴相滤波器320的电路构造图。图5中的鉴相滤波器320可以包括鉴相与方向判断单元(PD andDirection Judgment Unit) 510、控制字计数器(Control Word Counter) 520 以及控制单兀(Control Unit)530。请再次合并参照图5至图7。
鉴相与方向判断单元510用来接收参考信号REF_CLK、方向信号DIRECTION、第一脉冲信号UP及第二脉冲信号DOWN。
在控制单元530的控制下，鉴相与方向判断单元510在参考信号REF_CLK的边缘点(上升沿或下降沿)来检查方向信号DIRECTION、第一脉冲信号UP及第二脉冲信号DOWN的电平变化。请注意，在图6和图7的绘示中均是使用参考信号REF_CLK的上升沿来检测，但不以此为限。
依据前述边缘点检测原理，若鉴相与方向判断单元510在参考信号REF_CLK的边缘点检查到第一脉冲信号UP为从无到有的第一次出现(首先出现脉冲)并且方向信号为第一方向时，则判断参考信号REF_CLK的频率高于反馈信号NC0_CLK ;或者若鉴相与方向判断单元510在参考信号REF_CLK的边缘点检查到第二脉冲信号DOWN为从无到有的第一次出现并且方向信号为第二方向时，则判断反馈信号NC0_CLK的频率高于参考信号REF_CLK。
当鉴相与方向判断单元510检查结果为参考信号REF_CLK的频率高于反馈信号NC0_CLK,则输出第一调整信号T_UP。反之，当检查结果为反馈信号NC0_CLK的频率高于参考信号REF_CLK，则输出第二调整信号T_D0WN。
控制字计数器520耦接鉴相与方向判断单元510的输出，根据第一调整信号T_UP或第二调整信号T_D0WN来增/减计数值以调整可编程数控信号P_CW，并且输出可编程数控信号P_CW。
再举一例作说明。若在参考信号前一次的上升沿边缘点处检测第一脉冲信号UP为低电平而本次边缘点处(在图6中的时间点TX)检测时为高电平(即检测到脉冲)，则输出第一调整信号T_UP以控制可编程数控信号P_CW的数值为减小。(此处可编程数控信号P_cw的数值减小意味着要求反馈信号NC0_CLK的频率要变快)。若调整之后，参考信号REF_CLK的频率仍然高于反馈信号NC0_CLK的频率，则第一脉冲信号UP会继续宽度增大，直到参考信号REF_CLK与反馈信号NC0_CLK 二者相位一致时突变为最小。之后持续增大，再次从参考信号REF_CLK的边缘点检测到由低电平变高电平，再调整可编程数控信号P_CW的数值。若调整之后，参考信号REF_CLK的频率低于反馈信号NC0_CLK的频率，则第一脉冲信号UP的宽度会开始变小，当第一脉冲信号UP的变到最小时，第二脉冲信号DOWN的宽度会开始变大(如图7所绘示)，直至从参考信号REF_CLK的边缘点检测到变化(在图7中的时间点TY)，将可编程数控信号P_CW的数值向另一个方向调整。最后，鉴相滤波器320所输出的可编程数控信号P_CW最终会锁定在两个数值之间变动。
再者，控制单元530耦接鉴相与方向判断单元520，而且鉴相与方向判断单元520接受控制单元530的控制。控制单元520根据参考信号REF_CLK与鉴相与方向判断单元510的检查结果，当有检测出第一脉冲信号UP或第二脉冲信号DOWN的宽度变化时，则在一预设期间内禁能鉴相与方向判断单元510，接着再重新致能鉴相与方向判断单元510，使鉴相与方向判断单元510重新检查累计的相位误差是否使第一脉冲信号UP及第二脉冲信号DOWN的宽度产生变化。因控制单元530能够接收参考信号REF_CLK，故作为优选的方案，此预设期间可以采用才考信号REF_CLK的周期计时，设置为参考信号REF_CLK周期的N倍，例如N=8，或是其他的自然数，当然该预设期间的设置也不局限于此，还可以采用其他计时方式。
请注意，如图6的时间点TX或图7中的时间点TY附近所绘示的虚线部分，虚线部分用以表示抖动。当参考信号REF_CLK有抖动时，只要第一脉冲信号UP和第二脉冲信号DOWN的宽度有变大的趋势，那么参考信号REF_CLK的抖动只会影响检测到的时间点是否提前，或是推后，并不会影响到可编程数控信号P_CW的数值准确性。而控制单元530控制检测间隔时间(预设期间)，在第一次检测到第一脉冲信号UP或者第二脉冲信号DOWN的信号有变化后，调整可编程数控信号？_0胃的数值，之后再等待一段时间，再进行下一次检测。等待的时间可以使相位误差充分累计，消除参考信号REF_CLK因抖动关系而可能在短时间内连续检测到两次低电平变成高电平。
基于上述，经过所述预设期间，参考信号REF_CLK与反馈信号NC0_CLK之间即使存在再小的相位误差，也能通过累计由第一脉冲信号UP以及第二脉冲信号DOWN的频宽变化上显示出来，故与现有技术相比，本发明实施例的实现方式并没有精度上的限制，鉴相滤波器320所要检测的是第一脉冲信号UP或第二脉冲信号DOWN的宽度有无变大的趋势，并将调整后的可编程数控信号P_CW输出，以控制数控振荡器330的输出信号CLK_0UT的频率。另一方面，即使参考信号REF_CLK存在噪声，经过所述预设时间累计得到的相位误差并不会因为参考信号的暂态抖动而受到影响，数字锁相环电路300也可以稳定工作，因此本发明实施例也具有更为优异的抗干扰能力。
基于上述实施例所揭示教示的内容，可以汇整出在数字锁相环电路中的一种通用的时钟发生方法。更清楚来说，图8绘示为本发明一实施例的时钟发生方法流程图。请参照图8，本实施例的时钟发生方法可以包括以下步骤:
响应于一反馈信号与一参考信号而根据相位误差产生一方向信号、一第一脉冲信号向及一第二脉冲信号(步骤S801)；
根据参考信号的边缘点(上升沿或下降沿)检查累计的相位误差是否使第一脉冲信号或第二脉冲信号的宽度产生变化，据以产生一可编程数控信号(步骤S803)；
响应于可编程数控信号而对一输出信号进行相应的调整(步骤S805)；
对输出信号进行除频，以产生反馈信号(步骤S807)；以及
以输出信号作为外部电路的时钟(步骤S809)。
综上所述，本发明主要是在数字锁相环电路中检测累计的相位误差是否有变化，再者可以从参考信号的边缘点(上升沿或下降沿)检查累计的相位误差是否有变化，据以对输出信号进行相应的调整。本发明的有益效果是:可减少输出信号的颤抖失真且可提升抗干扰能力，并且还能够输出稳定的时钟。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种数字锁相环电路，包括: 一鉴相器，响应于一参考信号与一反馈信号而根据相位误差产生并且输出一方向信号、一第一脉冲信号及一第二脉冲信号； 一鉴相滤波器，耦接该鉴相器的输出，该鉴相滤波器根据该参考信号的边缘点检查累计的相位误差是否使该第一脉冲信号或该第二脉冲信号的宽度产生变化，据以输出一可编程数控信号； 一数控振荡器，耦接该鉴相滤波器的输出，该数控振荡器响应于该可编程数控信号而对一输出信号进行相应的调整；以及 一除法器，耦接该数控振荡器的输出，该除法器用以对该输出信号进行除频，以产生该反馈信号。
2.根据权利要求1所述的数字锁相环电路，其特征在于:该参考信号的边缘点为该参考信号的上升沿或下降沿。
3.根据权利要求1所述的数字锁相环电路，其特征在于: 若该鉴相滤波器在该参考信号的边缘点检查到该第一脉冲信号为第一次出现并且该方向信号为第一方向，则判断该参考信号的频率高于该反馈信号；或者 若该鉴相滤波器在该参考信号的边缘点检查到该第二脉冲信号为第一次出现并且该方向信号为第二方向，则判断该反馈信号的频率高于该参考信号。
4.根据权利要求3所述的数字锁相环电路，其特征在于，该鉴相滤波器包括: 一鉴相与方向判断单元，接收该参考信号、该方向信号、该第一脉冲信号及该第二脉冲信号，该鉴相与方向判断单元根据该参考信号的边缘点检查该方向信号、该第一脉冲信号及该第二脉冲信号之间的电平变化，当检查结果为该参考信号的频率高于该反馈信号则输出一第一调整信号，而当检查结果为该反馈信号的频率高于该参考信号则输出一第二调整信号; 一控制字计数器，耦接该鉴相与方向判断单元的输出，根据该第一调整信号或该第二调整信号来调整并且输出该可编程数控信号；以及 一控制单元，耦接该鉴相与方向判断单元，该控制单元根据该参考信号与该鉴相与方向判断单元的检查结果，当有检测出该第一脉冲信号或该第二脉冲信号的宽度变化时则在一预设期间内禁能该鉴相与方向判断单元，接着再致能该鉴相与方向判断单元，使该鉴相与方向判断单元 重新检查累计的相位误差是否使该第一脉冲信号及该第二脉冲信号的宽度产生变化。
5.根据权利要求4所述的数字锁相环电路，其特征在于，该预设期间为N倍于该参考信号的周期，其中N为自然数。
6.根据权利要求1所述的数字锁相环电路，其特征在于，该数控振荡器响应于该可编程数控信号而产生一第一振荡信号与一第二振荡信号，并且该输出信号为整合该第一振荡信号与该第二振荡信号的平均值。
7.一种用于数字锁相环电路的鉴相滤波器，包括: 一鉴相与方向判断单兀，接收一参考信号、一方向信号、一第一脉冲信号及一第二脉冲信号，该鉴相与方向判断单元根据该参考信号的边缘点检查该方向信号、该第一脉冲信号及该第二脉冲信号的电平变化，当检查结果为该参考信号的频率高于该反馈信号则输出一第一调整信号，而当检查结果为该反馈信号的频率高于该参考信号则输出一第二调整信号; 一控制字计数器，耦接该鉴相与方向判断单元的输出，根据该第一调整信号或该第二调整信号来调整并且输出一可编程数控信号；以及 一控制单元，耦接该鉴相与方向判断单元，该控制单元根据该参考信号与该鉴相与方向判断单元的检查结果，当有检测出该第一脉冲信号或该第二脉冲信号的宽度变化时则在一预设期间内禁能该鉴相与方向判断单元，接着再致能该鉴相与方向判断单元，使该鉴相与方向判断单元重新检查累计的相位误差是否使该第一脉冲信号及该第二脉冲信号的宽度产生变化。
8.根据权利要求7所述的用于数字锁相环电路的鉴相滤波器，其特征在于，该预设期间为N倍于该参考信号的周期，其中N为自然数。
9.一种在数字锁相环电路中的时钟发生方法，包括: 响应于一反馈信号与一参考信号而根据相位误差产生一方向信号、一第一脉冲信号向及一第二脉冲信号； 根据该参考信号的边缘点检查累计的相位误差是否使该第一脉冲信号或该第二脉冲信号的宽度产生变化，据以产生一可编程数控信号； 响应于该可编程数控信号而对一输出信号进行相应的调整； 对该输出信号进行除频，以产生该反馈信号；以及 以该输出信号作为外部电路的时钟。
10.根据权利要求9所述的在数字锁相环中的时钟发生方法，其特征在于:该参考信号的边缘点为该参考信号的上升沿或下降沿。
11.根据权利要求9所述的在数字锁相环中的时钟发生方法，其特征在于: 若在该参考信号的边缘点检查到该第一脉冲信号为第一次出现并且该方向信号为第一方向，则判断该参考信号的频率高于该反馈信号；或者 若在该参考信号的边缘点检查到该第二脉冲信号为第一次出现并且该方向信号为第二方向，则判断该反馈信号的频率高于该参考信号。
12.根据权利要求11所述的在数字锁相环中的时钟发生方法，其特征在于: 当有检测出该第一脉冲信号或该第二脉冲信号的宽度变化时则在一预设期间内暂停在该参考信号的边缘点检查累计的相位误差，在经过该预设期间之后再重新检查累计的相位误差是否使该第一脉冲信号及该第二脉冲信号的宽度产生变化。
13.根据权利要求12所述的在数字锁相环中的时钟发生方法，其特征在于: 该预设期间为N倍于该参考信号的周期，其中N为自然数。
全文摘要
本发明公开了一种鉴相滤波器、数字锁相环电路和时钟发生方法。数字锁相环电路包括鉴相器、鉴相滤波器、数控振荡器以及除法器。鉴相器响应于反馈信号与参考信号而根据相位误差产生并且输出方向信号、第一脉冲信号及第二脉冲信号。鉴相滤波器根据参考信号的边缘点检查累计的相位误差是否使第一脉冲信号或第二脉冲信号的宽度产生变化，据以输出可编程数控信号。数控振荡器响应于可编程数控信号而对输出信号进行相应的调整。其中，以输出信号作为外部电路的时钟。本发明主要是检测累计的相位误差是否有变化，再者可以从参考信号的边缘点检查累计的相位误差是否有变化，据以对输出信号进行相应的调整，而可以输出稳定的时钟。
文档编号H03L7/093GK103152036SQ20111042998
公开日2013年6月12日 申请日期2011年12月7日 优先权日2011年12月7日
发明者杨睿, 杨卫平 申请人:珠海扬智电子科技有限公司