专利名称：时钟门控制电路及触发器的制作方法
技术领域：
本发明涉及集成电路设计技术领域，特别涉及一种时钟门控制电路及触发器。
背景技术：
集成电路的发展目标是高速、低功耗、高可靠性。人们对高性能便携式计算和通讯系统的消费需求使得低功耗设计成为VLSI(Very Large Scale htegration超大规模集成)电路设计的一个关键问题。触发器是数字电路中最基本、应用最广泛的存储单元。有关研究表明，在VLSI的设计中，时钟系统(包括时钟分配网络部分和存储单元)的功耗消耗可高达全部系统功耗的30% 60%，而其中90%的功耗是消耗在触发器和驱动触发器的时钟网络上[1]，因此降低触发器系统的功耗对于降低数字系统的总功耗是至关重要的。其中一种降低触发器电路功耗的方法是采用时钟门控制技术[2]，时钟门控制可以在D = Q(D 数据输入端，Q 数据输出端)时停掉触发器电路的正常工作，减少内部节点不必要的反转， 可以有效的降低功耗。在实际触发器电路工作过程中，数据变化的频率要远远小于时钟频率，而在输入数据不变的情况下，触发器的输出保持不变即可，所以此时可以停掉中间节点的充、放电。 时钟门控制电路可以很好的解决这个问题。图1为加入时钟门控制电路后的触发器电路时序图的变化。CLK为外部时钟信号， CK为接入触发器电路的信号。改进后，当D = Q时，在CLK触发沿到来时，CK并不发生变化，即接入电路的时钟信号没有触发沿，触发器电路停止工作，有效地减少了改进前电路中这一工作过程的充放电的功耗。图2为现有技术中的一种时钟门控制电路图(图中“/”符号表示取反)。该电路用上下两个CMOS传输门组成异或门，对D和Q求异，然后用输出控制一个NMOS管N3，以控制外部时钟信号CLK的传输。该时钟门控制电路的原理非常简单，适用性非常强，每个触发器电路都可以采用这样的方式降低功耗。但是本身结构较复杂，一共5个MOS管，使得最终形成的电路面积较大，功耗较高。文中引用的参考文献如下[l]Myint Wai Phyu, Kangkang Fu, Wang Ling Goh and Kiat-Seng Yeo, "Power-Efficient Explicit-Pulsed Dual-Edge Triggered Sense-Amplifier Flip-flops, ”IEEE TRANSACTIONS ON VLSI SYSTEMS, JANUARY 2011, Vol. 19, No. 1.[2] Xiaowen Wang, and William H. Robinson, "A Low-Power Double Edge-Triggered Flip-Flop With Transmission Gates and Clock Gating,，，2010 53rd, IEEE International MWSCAS, Aug. 2010, PP :205-208.
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何简化时钟门控制电路的结构，以减小电路的面积和功耗。(二)技术方案本发明提供了一种时钟门控制电路，包括一个PMOS管和一个NMOS管，所述PMOS 管的栅极和NMOS管的栅极相连，形成用于连接外部时钟信号的时钟端，所述PMOS管的非栅极的一端与所述NMOS管的非栅极的一端相连，形成用于连接触发器的时钟端，PMOS管未连接的一端用于形成连接触发器的数据端，NMOS管未连接的一端用于形成连接触发器的输出端。本发明还提供了一种触发器，包括触发器电路和与所述触发器电路连接的上述时钟门控制电路，所述时钟门控制电路为所述触发器电路提供时钟信号。其中，所述PMOS管的数据端连接所述触发器电路的数据端，所述NMOS管的输出端连接所述触发器电路的输出端。(三)有益效果本发明的时钟门控制电路使得接入触发器的时钟信号不会随触发器的D触发端改变，且采用的MOS管数量少，减小了电路面积和功耗。
图1是加入时钟门控制电路后时序图的变化；图2是现有技术的一种时钟门控制电路结构示意图；图3是本发明实施例的一种时钟门控制电路结构示意图；图4是现有的一种触发器电路；图5是图4中的触发器在加入图3中的时钟门控制电路前后的功耗对比图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。如图3所示，本发明提供了一种时钟门控制电路，包括一个PMOS管P和一个NMOS 管N，P管的栅极和N管的栅极相连，形成用于连接外部时钟的时钟端CLK。P管的非栅极的一端与N管的非栅极的一端相连，形成用于连接触发器的时钟端CK，P管未连接的一端用于形成连接触发器的数据端D，N管未连接的一端用于形成连接触发器的输出端Q。若D = Q =1，CK = 1 ;D = Q = 0，CK = 0。即当D = Q时，CK输出为低电平或高电平，没有触发边沿，脉冲产生电路和锁存器电路停止工作，只靠保持电路保存输出数据。若D = 1，Q = 0， 则图3所示电路相当于一个反相器，CK = /CLK ；若D = 0，Q = 1，则CK = CLK。即当D乒Q 时，将外部时钟信号CLK传输到CK，电路正常工作。图4是现有的一种触发器，主从结构的触发器，将本发明的时钟门控电路加入到该触发器，对应的端口连接，时钟门控制电路的Q、D、CK分别连接到触发器的Q、D、CK端，时钟门控制电路的CK通过非门后连接到触发器的CK非，从而形成新的触发器。当输入数据D处于保持状态时，Q = D，时钟门控制电路的CK输出端保持在低电平和高电平，图4中所示的触发器中的主锁存器和从锁存器有且只有一个导通，从输入端D端到输出端Q端没有通路，Q端只需要输出数据的保持而不需要内部节点的充放电即可保证输出信号的正确性，当输入数据D变化时，Q兴D，外部时钟信号CLK传输到CK，接入图4中所述的触发器电路中，电路正常工作，在时钟信号CLK触发沿，输入信号D被传输到输出端 Q端，Q = D，数据又处于保持状态。图5是将该时钟门控制电路应用到主从结构的触发器中，在f (clock) = IOOMHz 时，不同的α值(横坐标)对应的功耗(纵坐标)对比情况，α = f(Data)/f(clock), α 为数据信号(D端接入信号)和外部时钟CLK的频率比值。本发明的时钟门控制电路采用的电路非常简单，只用两个MOS管就可以实现，对整个电路面积的影响非常小，功耗也较低。而且这种方法的适用性非常强，每个电路都可以采用该时钟门控制电路降低功耗。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种时钟门控制电路，其特征在于，包括一个PMOS管和一个NMOS管，所述PMOS管的栅极和NMOS管的栅极相连，形成用于连接外部时钟信号的时钟端，所述PMOS管的非栅极的一端与所述NMOS管的非栅极的一端相连，形成用于连接触发器的时钟端，PMOS管未连接的一端用于形成连接触发器的数据端，NMOS管未连接的一端用于形成连接触发器的输出端。
2.一种触发器，其特征在于，包括触发器电路和与所述触发器电路连接的如权利要求1所述的时钟门控制电路，所述时钟门控制电路为所述触发器电路提供时钟信号。
3.如权利要求2所述的触发器，其特征在于，所述PMOS管的数据端连接所述触发器电路的数据端，所述NMOS管的输出端连接所述触发器电路的输出端。
全文摘要
本发明公开了一种时钟门控制电路，设计集成电路设计技术领域，该电路包括一个PMOS管和一个NMOS管，所述PMOS管的栅极和NMOS管的栅极相连，形成用于连接外部时钟信号的时钟端，所述PMOS管的非栅极的一端与所述NMOS管的非栅极的一端相连，形成用于连接触发器的时钟端，PMOS管未连接的一端用于形成连接触发器的数据端，NMOS管未连接的一端用于形成连接触发器的输出端。还公开了一种基于上述时钟门控制电路的触发器。本发明的时钟门控制电路使得接入触发器的时钟信号不会随触发器的D输入端改变，且采用的MOS管数量少，减小了电路面积和功耗。
文档编号H03K3/012GK102420586SQ20111045294
公开日2012年4月18日 申请日期2011年12月29日 优先权日2011年12月29日
发明者刘黎, 宋京京, 徐越, 李涛, 王源, 贾嵩 申请人:北京大学