专利名称：高速全差分时钟占空比校准电路的制作方法
技术领域：
本实用新型适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据 存储器，流水线型处理器等，属于占空比校准电路设计的技术领域。
背景技术：
随着集成电路工艺的不断进步，芯片的工作速度得到不断的提高，并且已经开始 广泛采用诸如双数据速率(Double Data Rate，DDR)、流水线等技术来获取更大的数据吞吐 率，而高速则要求有更严格的时序精度，这就意味着对系统时钟的性能要求也更严格，其中 一个重要的性能指标就是时钟的占空比。一个50%占空比的时钟对于数据的传播最为有 利，而对于采用双数据率、流水线工作方式的系统来说，50%的占空比能确保数据在传输过 程中正确地建立和保持，保障系统正常稳定地工作。在实际的应用中，系统的时钟往往通过锁相环(PLL)或者延迟锁相环(DLL)来产 生，在此过程中，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差， 经过倍频、同步后产生的时钟往往不能保证50%的占空比。另外，在时钟的传播过程中，由 于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高 频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因 此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。目前的占空比校准方式主要分为两类数字方式和模拟方式。由于数字方式受到 最小延迟单元的限制，校准精度存在着离散性，往往不获得精确地校准结果，而且数字方式 一般需要借助相位合成和计数检测等方式，其时序的要求导致工作的速度不能太高。而模 拟方式种类较多，区别的重点在于占空比的检测方式上，但一般都能比数字方式获得更高 的占空比校准精度、工作在更高的频率，并获得更小的边沿抖动。
发明内容技术问题本实用新型旨在给出一种能够解决上述背景中提到的技术问题的高速 时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。该电路采用连续时间积 分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。技术方案本实用新型的目的在于，针对现有的占空比校准电路的不足，提出一种 在指定工艺下能在更高、更宽的频率范围内进行占空比校准。除此之外，所提出的方案对工 艺失配等现象也具有较好的抑制力。本实用新型高速全差分时钟占空比校准电路，该电路包括了第一调整级ADJ1，第 一缓冲级BUFl、第二调整级ADJ2、第二缓冲级BUF2和占空比检测级D⑶。其中第一调整级 ADJl的左端第一、第二信号输入端接待校准的原始差分输入信号(CLK+、CLK-)；第一调整 级ADJl的第一、第二输出信号端的输出信号(0UT1-、0UT1+)接至第一缓冲级BUFl的第一、 第二信号输入端；第一缓冲级BUFl的第一、第二信号输出端的输出信号(0UTB1+、0UTB1-) 接至第二调整级ADJ2的第一、第二信号输入端，继续对占空比进行校准；第二调整级ADJ2的第一、第二信号输出端的输出信号(0UT2-、0UT2+)接至第二缓冲级BUF2的第一、第二信 号输入端；第二缓冲级BUF2的第一、第二信号输出端的输出信号(CK0+、CK0_)即为经过校 准后的具有50%占空比的差分校准时钟信号；同时，第二缓冲级BUF2的第一、第二信号输 出端输出的时钟信号(CK0+、CK0_)接至占空比检测级D⑶的第一、第二信号输入端；占空比 检测级D⑶的第一信号输出端的输出信号(CP)反馈接至第一调整级ADJl的第三信号输入 端和第二调整级ADJ2的第三信号输入端，占空比检测级DCD的第二信号输出端的输出信号 (CN)反馈接至第一调整级ADJl的第四信号输入端和第二调整级ADJ2的第四信号输入端， 对占空比进行调整。所述的第一调整级ADJl中，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶 体管M4的源极和衬底同时接电源；第一晶体管Ml和第二晶体管M4的栅极分别接正负控制 电压CP和CN ；第一晶体管Ml的漏极、第二晶体管M2的栅极和漏极、第五晶体管M5的漏极 相连，即为输出信号OUTl-；同样，第四晶体管M4的漏极、第三晶体管M3的栅极和漏极、第 六晶体管M6的漏极相连，即为输出信号OUTl+ ；第五晶体管M5和第六晶体管M6的衬底同 时接地；第五晶体管M5的栅极接输入信号CLK+，第六晶体管M6的栅极接输入信号CLK-；第 五晶体管M5和第六晶体管M6的源极相连并接至第七晶体管M7的漏极；第七晶体管M7的 栅极接偏置电压Vb，第七晶体管M7的源极和衬底同时接地。Ml M4是PMOS管；M5 M7 是NMOS管。所述的第一缓冲级BUFl由第一缓冲器201和第二缓冲器202顺序级联而成，第 一缓冲器201的第一、第二信号输入端接第一调整级ADJl的第一、第二输出端的输出信号 (0UT1+、0UT1-)，第二缓冲器的第一、第二输出端的输出端即为经过一次占空比校准的差分 时钟信号(0UTB1+、OUTB1-)。所述的第二缓冲级BUF2由第一缓冲器301、第二缓冲器302、第三缓冲器303和第 四缓冲器304顺序级联而成，第一缓冲器301的第一、第二信号输入端接第二调整级的第 一、第二输出端的输出信号(0UT2+、0UT2-)，第四缓冲器304的第一、第二输出端的输出端 即为经过两次校准后的具有50%占空比的差分时钟信号(CKO+、CK0-)。所述的占空比检测级D⑶由第一电阻401、第二电阻402、第一电容403、第二电容 404和放大器405组成。第一电阻401和第二电阻402的一端分别接第二缓冲级BUF2的第 一、第二信号输出端的输出信号(CK0+、CK0_)；第一电阻401的另一端与第一电容403的一 端相连并接至放大器405的负输入端；第二电阻401的另一端与第二电容404的一端相连 并接至放大器405的正输入端；第一电容403的另一端接放大器405的正输出端，即为输出 的控制电压CP ；第二电容404的另一端接放大器405的负输出端，即为输出地控制电压CN。有益效果与现有技术相比，本实用新型的优点在于1、本实用新型采用连续时间积分器作为占空比检测手段，工作频率范围宽，积分 功能由无源器件电阻和电容完成，电路的可工作频率高。相对于采用电荷泵的检测方式，减 小了各种失配引起的误差。2、本实用新型的结构在时钟链路上直接进行占空比校准，相对于现有的一些采用 时钟合成的方式，最大限度地提高了占空比校准的速度。3、本实用新型采用了差分形式的电路结构来降低开关噪声，并且缓冲级采用CML 逻辑，由于其偏置电流是固定的，因此功耗并不像一般的CMOS电路随频率的增加而增加。
图1为本实用新型的结构框图；图加第一或第二调整级的结构原理图；图2b调整级调整占空比的时序图；图3为占空比检测级的结构框图；图4为占空比检测级的时序图；图5为第一缓冲级的结构框图；图6为第二缓冲级的结构框图；图7为基本缓冲器单元的原理图。
具体实施方式
以下将结合附图和具体实例对本实用新型进行详细说明。本实用新型直接在时钟链路上对占空比进行校准。如图1所示，输入差分时钟 CLK+和CLK-直接输入至第一调整级，通过调整上升下降时间来调整占空比，输出信号经过 第一缓冲级后进入第二调整级，调整原理与第一调整级相同，输出信号经过第二缓冲级后 即为经过校准后的时钟信号。同时，输出时钟信号进入占空比检测级产生控制电压CP、CN 反馈至第一、第二调整级，形成占空比校准回路，直至最终输出时钟信号占空比为50%。占空比的调整本实用新型中的占空比调整级通过调整时钟的上升下降时间来实现，CLK+, CLK-输入调整级后，上升、下降时间受CP、CN控制。如果输入时钟的占空比小于50%，则CP 减小使OUTl-充电电流增加，上升时间减小，而放电电流减小，下降时间增加；同样，CN增大 使OUTl+充电电流减小，上升时间增加，而放电电流增加，下降时间减小，从而实现占空比 的调整，调整级结构及时序如图加和图2b所示。经过第一次调整的时钟信号经过第一缓 冲级BUFl后进入第二缓冲级继续进行占空比校准。两级调整级级联提高了占空比的校准 范围。占空比的检测本实用新型利用连续时间积分器作为检测占空比的手段。积分器检测占空比的原 理参见图3，假设输入信号为CKO+，CK0-，输出信号为CP、CNJlJ :
权利要求1.一种高速全差分时钟占空比校准电路，其特征在于包括了第一调整级ADJ1，第一缓 冲级BUFl、第二调整级ADJ2、第二缓冲级BUF2和占空比检测级D⑶；第一调整级ADJl的左端第一、第二信号输入端接待校准的原始差分输入信号CLK+和 CLK-；第一调整级ADJl的第一、第二输出信号端的输出信号OUTl-和OUTl+接至缓冲级BUFl 的第一、第二信号输入端；第一缓冲级BUFl的第一、第二信号输出端的输出信号OUTBl+和OUTBl-接至第二调整 级ADJ2的第一、第二信号输入端，继续对占空比进行校准；第二调整级ADJ2的第一、第二信号输出端的输出信号0UT2-和0UT2+接至第二缓冲级 BUF2的第一、第二信号输入端；第二缓冲级BUF2的第一、第二信号输出端的输出信号CKO+和CKO-即为经过校准后的 具有50%占空比的差分校准时钟信号；同时，第二缓冲级BUF2的第一、第二信号输出端输 出的时钟信号CKO+和CKO-接至占空比检测级D⑶的第一、第二信号输入端；占空比检测级DCD的第一信号输出端的输出信号CP反馈接至第一调整级ADJl的第三 信号输入端和第二调整级ADJ2的第三信号输入端；占空比检测级DCD的第二信号输出端的输出信号CN反馈接至第一调整级ADJl的第四 信号输入端和第二调整级ADJ2的第四信号输入端，对占空比进行调整； 所述CP、CN信号分别是正、负控制电压。
2.根据权利要求1所述的高速全差分时钟占空比校准电路，其特征在于所述第一调整 级ADJl和第二调整级ADJ2是相同的；第一或第二调整级包括第一晶体管Ml、第二晶体管M2、第三晶体管M3和第四晶体管 M4，Ml M4是PMOS管；以及第五晶体管M5、第六晶体管M6和第七晶体管M7，M5 M7是 NMOS 管；M1、M2、M3以及M4的源极和衬底同时接电源； Ml和M4的栅极分别接正负控制电压CP和CN ；Ml的漏极、M2的栅极和漏极，以及M5的漏极相连，构成输出信号OUTl-的输出端； M4的漏极、M3的栅极和漏极，以及M6的漏极相连，构成输出信号OUTl+的输出端； M5和M6的衬底同时接地；M5的栅极接输入信号CLK+，M6的栅极接输入信号CLK- ；M5 和M6的源极相连，并接至M7的漏极；M7的栅极接偏置电压Vb，M7的源极和衬底同时接地。
3.根据权利要求2所述的高速全差分时钟占空比校准电路，其特征在于所述的第一缓 冲级BUFl包括顺序级联的第一缓冲器(201)和第二缓冲器(202)；第一缓冲器(201)的第一、第二信号输入端接第一调整级ADJl的第一、第二输出端的 输出信号OUTl+和0UT1-，第二缓冲器(202)的第一、第二输出端的即为经过一次占空比校 准的差分时钟信号OUTBl+和0UTB1-。
4.根据权利要求3所述的高速全差分时钟占空比校准电路，其特征在于所述的第二缓 冲级BUF2包括顺序级联的第一缓冲器(301)、第二缓冲器(302)、第三缓冲器(303)和第四 缓冲器(304)；第一缓冲器(301)的第一、第二信号输入端接第二调整级的第一、第二输出端的输出 信号0UT2+和0UT2-，第四缓冲器(304)的第一、第二输出端的输出端即为经过两次校准后的具有50%占空比的差分时钟信号CKO+和CK0-。
5.根据权利要求4所述的高速全差分时钟占空比校准电路，其特征在于所述的占空比 检测级DCD包括第一电阻(401)、第二电阻(402)、第一电容(403)、第二电容(404)和放大 器(405)组成；第一电阻(401)和第二电阻(402)的一端分别接第二缓冲级BUF2的第一、第二信号输 出端的输出信号CKO+、CKO-；第一电阻(401)的另一端与第一电容(403)的一端相连并接 至放大器(405)的负输入端；第二电阻(401)的另一端与第二电容(404)的一端相连并接 至放大器(405)的正输入端；第一电容(403)的另一端接放大器(405)的正输出端，即为输 出的控制电压CP;第二电容(404)的另一端接放大器(405)的负输出端，即为输出地控制 电压CN。
专利摘要一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。
文档编号H03K5/156GK201918969SQ201120006448
公开日2011年8月3日 申请日期2011年1月11日 优先权日2011年1月11日
发明者叶至易, 吴建辉, 张萌, 时龙兴, 李红, 胡大海, 赵炜, 顾丹红, 顾俊辉 申请人:东南大学