专利名称：输入输出扩展电路及数字信号处理器系统的制作方法
技术领域：
输入输出扩展电路及数字信号处理器系统
技术领域：
本实用新型涉及电子电路领域，尤其涉及一种输入输出扩展电路，还涉及一种配备有输入输出扩展电路的数字信号处理器系统。
背景技术：
在变频器等工业产品中，常用数字信号处理器(DSP)作为控制芯片。数字信号处理器具有强大的运算功能并集成了众多外设，随着产品功能复杂程度的提高和功能模块的增加，数字信号处理器本身具备的输入输出(I/o)端口已经不能满足产品需求，此时需要进行输入输出扩展。传统的办法包括1、用总线进行扩展。总线扩展需要数字信号处理器本身有总线接口，而且一般需要外挂总线扩展芯片，因此构成复杂，成本较高。2、用3/8译码器等器件进行译码。这样用3个输入输出口就可以虚拟成8个输入输出口，但是这种方法扩展能力受到限制。3、用串并转换的方法实现输入输出口扩展。这种方法会占用串行通讯资源，难以实现输入、输出的同时扩展，并且扩展能力也受到限制。
实用新型内容为了解决输入输出端口的扩展问题，有必要提供一种灵活性大、扩展能力强的输入输出扩展电路。一种输入输出扩展电路，包括输入缓冲器和输出锁存器；所述输入缓冲器用于接收待扩展器件提供的第一使能信号，所述输入缓冲器的输出端口用于连接所述待扩展器件的输入输出端口 ；所述输出锁存器用于接收所述待扩展器件提供的第二使能信号，所述输出锁存器的输入端口用于连接待扩展器件的所述输入输出端口。优选的，所述输入缓冲器是三态缓冲器，所述输出锁存器是三态锁存器。优选的，所述输入输出端口是8个所述待扩展器件的通用输入输出端口，所述输入缓冲器的8个输出端口及所述输出锁存器的8个输入端口均一一对应连接所述8个通用输入输出端口 ；所述输入缓冲器的使能端用于连接所述待扩展器件的再一个通用输入输出端口 ；所述输出锁存器的输出使能端用于连接所述待扩展器件的另一个通用输入输出端口，所述输出锁存器的锁存使能端用于连接所述待扩展器件的还一个通用输入输出端口。优选的，所述输入缓冲器的使能端通过第一上拉电阻连接直流电源，所述输出锁存器的输出使能端通过第二上拉电阻连接所述直流电源，所述输出锁存器的锁存使能端通过第三上拉电阻连接所述直流电源。还有必要提供一种数字信号处理器系统。一种数字信号处理器系统，包括数字信号处理器和输入输出扩展电路，所述输入输出扩展电路包括输入缓冲器和输出锁存器；所述输入缓冲器用于接收所述数字信号处理器提供的第一使能信号，所述输入缓冲器的输出端口连接所述数字信号处理器的输入输出端口 ；所述输出锁存器用于接收所述数字信号处理器提供的第二使能信号，所述输出锁存器的输入端口连接数字信号处理器的所述输入输出端口。优选的，所述输入缓冲器是三态缓冲器，所述输出锁存器是三态锁存器。优选的，所述输入输出端口是8个所述数字信号处理器的通用输入输出端口，所述输入缓冲器的8个输出端口及所述输出锁存器的8个输入端口均一一对应连接所述8 个通用输入输出端口；所述输入缓冲器的使能端连接所述数字信号处理器的再一个通用输入输出端口 ；所述输出锁存器的输出使能端连接所述数字信号处理器的另一个通用输入输出端口，所述输出锁存器的锁存使能端连接所述数字信号处理器的还一个通用输入输出端 □。优选的，所述输入缓冲器的使能端通过第一上拉电阻连接直流电源，所述输出锁存器的输出使能端通过第二上拉电阻连接所述直流电源，所述输出锁存器的锁存使能端通过第三上拉电阻连接所述直流电源。上述输入输出扩展电路和数字信号处理器系统，仅需添置输入缓冲器和输出锁存器，实现了输入输出的同时扩展，相对于使用总线扩展芯片的传统方案，成本更低。可以根据不同的输入、输出数量需求选择输入缓冲器和输出锁存器的个数，灵活性大、扩展能力强。
图I是一实施例中数字信号处理器系统的结构示意图；图2是一实施例中输入输出扩展电路的电路原理图。
具体实施方式为使本实用新型的目的、特征和优点能够更为明显易懂，
以下结合附图对本实用新型的具体实施方式
做详细的说明。本实用新型的输入输出扩展电路可以用于扩展多种器件，下面以用于扩展数字信号处理器(DSP)，形成一个数字信号处理器系统为例进行详细介绍。图I是一实施例中数字信号处理器系统的结构示意图，包括数字信号处理器10和输入输出扩展电路，输入输出扩展电路包括输入缓冲器210和输出锁存器220。输入缓冲器210接收数字信号处理器10提供的第一使能信号，输入缓冲器210的输出端口连接数字信号处理器10的输入输出端口。输出锁存器220接收数字信号处理器 10提供的第二使能信号，输出锁存器220的输入端口也连接数字信号处理器的输入输出端 □。数字信号处理器10为数字信号处理器系统的处理器，外部的输入信号需要送到数字信号处理器10中进行处理，数字信号处理器10的输出信号通过输出锁存器220及输出电路提供给外部。输入缓冲器210接收外围电路处理过的输入信号，输出锁存器220接收数字信号处理器10发出的输出信号。输入缓冲器210和输出锁存器220可以设置多个。 数字信号处理器10依次使能各个输入缓冲器210和锁存使能各个输出锁存器220，而且同一时刻只使能一个输入缓冲器210或者锁存使能一个输出锁存器220，没有使能的输入缓冲器210与数字信号处理器10断开，没有锁存使能的输出锁存器220输出状态保持不变。 当使能某个输入缓冲器210时，此输入缓冲器210接收的输入信号送到数字信号处理器10中进行处理，这样就完成了信号的输入功能。当使能某个输出锁存器220的锁存使能时，数字信号处理器10的输出的信号通过此输出锁存器输出。当锁存使能取消后，输出锁存器 220能将这些信号保持输出，这样就完成了信号的输出功能。可以根据不同的输入、输出数量需求选择输入缓冲器210和输出锁存器220的个数，这样就可以灵活地扩展不同数量的输入和输出。在优选的实施例中，输入缓冲器210和输出锁存器220的个数相等且为至少两个。上述输入输出扩展电路和数字信号处理器系统，仅需添置输入缓冲器210和输出锁存器220，实现了输入输出的同时扩展，相对于使用总线扩展芯片的传统方案，成本更低。 可以根据不同的输入、输出数量需求选择输入缓冲器210和输出锁存器220的个数，灵活性大、扩展能力强。在一个实施例中，输入缓冲器210是三态缓冲器，具有三态输出功能且输出受到使能端控制。当使能有效时，三态缓冲器实现正常逻辑状态输出；当使能无效时，输出处于高阻状态，即等效于与所连的电路断开。输出锁存器220是三态锁存器，具有三态输出功能而且输出受到输出使能和锁存使能控制。当输出使能有效时，器件实现正常逻辑状态输出； 当输出使能无效时，输出处于高阻状态，即等效于与所连的电路断开。当锁存使能有效时， 器件输出当前输入的逻辑状态，当锁存使能无效时，输出保持原来逻辑状态不变。在优选的实施例中，输入输出端口是数字信号处理器10的8个通用输入输出端口 (GPIO)。输入缓冲器的8个输出端口及输出锁存器的8个输入端口均一一对应连接8个通用输入输出端口，例如8个输出端口是00 07，8个输入端口是IO 17，8个通用输入输
出端口是DO D7，则DO连接00和10，Dl连接01和II，......，D7连接07和17。输入
缓冲器210的使能端连接数字信号处理器10的再一个通用输入输出端口。输出锁存器220 的输出使能端连接数字信号处理器10的另一个通用输入输出端口，输出锁存器220的锁存使能端连接数字信号处理器10的还一个通用输入输出端口。上述使用的数字信号处理器 10的端口均为通用输入输出端口(GPIO)，不需要使用总线模块、串行通信模块等特殊功能端口，避免了对这些特殊功能端口的占用。图2是本实施例中输入输出扩展电路的电路原理图，该实施例中输入缓冲器210 和输出锁存器 220 的数量为 2。端口 DO D7、RS244、244SE1、244SE2、373SE1、373SE2 都为数字信号处理器10 (图2未示)的通用输入输出端口(GPIO)。端口 DO D7作为输入输出数据复用端口，端口 244SE1、244SE2作为输入缓冲器210的使能选择信号输入端，端口 373SEU373SE2作为输出锁存器220的锁存使能信号输入端、RS244端口作为输出锁存器 220的输出使能信号输入端。在本实施例中，输入缓冲器210为8路三态输出缓冲/线驱动器74LVTH244MTC，即图2所示的第一三态缓冲器ICl和第二三态缓冲器IC2。其中第一三态缓冲器ICl的8个输入端口接收外围电路处理过的输入信号Xl X8，其使能信号通过端口 244SE1输入。ICl 的8个输出端口连接到数字信号处理器10的端口 DO D7。IC2的8个输入端口接收外围电路处理过的输入信号X9 X16，其使能信号通过端口 244SE2输入，IC2的8个输出端口连接到数字信号处理器10的端口 DO D7。输出锁存器220为8路三态输出锁存器SN74HC373DWR，即图2所示的第一三态锁存器IC3和第二三态锁存器IC4，其中第一三态锁存器IC3的8个输入端口连接到数字信号处理器10的端口 DO D7，IC3的8个输出端口输出信号Yl Y8给外部信号接收电路， 其输出使能信号通过端口 RS244输入，锁存使能信号通过端口 373SE1输入。第二三态锁存器IC4的8个输入端口连接到数字信号处理器10的端口 DO D7，第二三态锁存器IC4的 8个输出端口输出信号Y9 Y16给外部信号接收电路，其输出使能信号通过端口 RS244输入，锁存使能信号通过端口 373SE2输入。输入缓冲器210的使能端通过第一上拉电阻连接直流电源，实现上拉处理；输出锁存器220的输出使能端通过第二上拉电阻连接直流电源，实现上拉处理；输出锁存器220 的锁存使能端通过第三上拉电阻连接直流电源，实现上拉处理。数字信号处理器系统的工作原理详述如下 输入时，数字信号处理器10的端口 DO D7配置成输入端口，端口 373SE1、373SE2 的锁存使能信号为非使能状态，第一三态锁存器IC3和第二三态锁存器IC4的输出信号保持原来状态不变。第一三态缓冲器ICl和第二三态缓冲器IC2分时导通，即首先使能第一三态缓冲器ICl导通，第二三态缓冲器IC2输出高阻态(若输入缓冲器210的数量为多个，则除ICl外其余三态缓冲器均为高阻态)，X1 X8信号输入到数字信号处理器10中，完成了 Xl X8的输入处理；然后使能第二三态缓冲器IC2导通，第一三态缓冲器ICl输出高阻态 (若输入缓冲器210的数量为多个，则除IC2外其余三态缓冲器均为高阻态)，X9 X16信号输入到数字信号处理器10中，完成了 X9 X16的输入处理。如此顺序循环即实现对输入信号扫描式的接收。输入缓冲器210的数量可以灵活配置，则输入信号的数量就可以灵活扩展。输出时，数字信号处理器10的端口 DO D7配置成输出端口，端口 244SE1、244SE2 的输入使能信号为非使能状态，第一三态缓冲器ICl和第二三态缓冲器IC2的输出信号为高阻态，输入信号无法送入端口 DO D7。数字信号处理器10对输出信号进行扫描式的发送，第一三态锁存器IC3、第二三态锁存器IC4分时导通，当第一三态锁存器IC3导通时，第二三态锁存器IC4保持原本的输出状态不变(若输出锁存器220的数量为多个，则除IC3外其余三态缓冲器均保持原本的输出状态不变)。此时数字信号处理器10的端口 DO D7输出8个信号到YO Y7，传给外部接收电路；完成后，第一三态锁存器IC3非使能，第二三态锁存器IC4被使能(若输出锁存器220的数量为多个，则除IC4外其余三态缓冲器均保持原本的输出状态不变)，数字信号处理器10的端口 DO D7再输出8个信号到Y9 Y16， 传给外部接收电路。如此顺序循环即可实现对输出信号的扫描式输出。输出锁存器220的数量可以灵活配置，则输出信号的数量就可以灵活扩展。以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
权利要求1.一种输入输出扩展电路，其特征在于，包括输入缓冲器和输出锁存器；所述输入缓冲器用于接收待扩展器件提供的第一使能信号，所述输入缓冲器的输出端口用于连接所述待扩展器件的输入输出端口 ；所述输出锁存器用于接收所述待扩展器件提供的第二使能信号，所述输出锁存器的输入端口用于连接待扩展器件的所述输入输出端□。
2.根据权利要求I所述的输入输出扩展电路，其特征在于，所述输入缓冲器是三态缓冲器，所述输出锁存器是三态锁存器。
3.根据权利要求2所述的输入输出扩展电路，其特征在于，所述输入输出端口是8个所述待扩展器件的通用输入输出端口，所述输入缓冲器的8个输出端口及所述输出锁存器的8个输入端口均一一对应连接所述8个通用输入输出端口 ；所述输入缓冲器的使能端用于连接所述待扩展器件的再一个通用输入输出端口 ；所述输出锁存器的输出使能端用于连接所述待扩展器件的另一个通用输入输出端口，所述输出锁存器的锁存使能端用于连接所述待扩展器件的还一个通用输入输出端口。
4.根据权利要求3所述的输入输出扩展电路，其特征在于，所述输入缓冲器的使能端通过第一上拉电阻连接直流电源，所述输出锁存器的输出使能端通过第二上拉电阻连接所述直流电源，所述输出锁存器的锁存使能端通过第三上拉电阻连接所述直流电源。
5.一种数字信号处理器系统，包括数字信号处理器和输入输出扩展电路，其特征在于， 所述输入输出扩展电路包括输入缓冲器和输出锁存器；所述输入缓冲器用于接收所述数字信号处理器提供的第一使能信号，所述输入缓冲器的输出端口连接所述数字信号处理器的输入输出端口 ；所述输出锁存器用于接收所述数字信号处理器提供的第二使能信号，所述输出锁存器的输入端口连接数字信号处理器的所述输入输出端口。
6.根据权利要求5所述的数字信号处理器系统，其特征在于，所述输入缓冲器是三态缓冲器，所述输出锁存器是三态锁存器。
7.根据权利要求6所述的数字信号处理器系统，其特征在于，所述输入输出端口是8个所述数字信号处理器的通用输入输出端口，所述输入缓冲器的8个输出端口及所述输出锁存器的8个输入端口均一一对应连接所述8个通用输入输出端口 ；所述输入缓冲器的使能端连接所述数字信号处理器的再一个通用输入输出端口 ；所述输出锁存器的输出使能端连接所述数字信号处理器的另一个通用输入输出端口，所述输出锁存器的锁存使能端连接所述数字信号处理器的还一个通用输入输出端口。
8.根据权利要求7所述的数字信号处理器系统，其特征在于，所述输入缓冲器的使能端通过第一上拉电阻连接直流电源，所述输出锁存器的输出使能端通过第二上拉电阻连接所述直流电源，所述输出锁存器的锁存使能端通过第三上拉电阻连接所述直流电源。
专利摘要本实用新型涉及一种输入输出扩展电路，包括输入缓冲器和输出锁存器；所述输入缓冲器用于接收所述待扩展器件提供的第一使能信号，所述输入缓冲器的输出端口用于连接所述待扩展器件的输入输出端口；所述输出锁存器用于接收所述待扩展器件提供的第二使能信号，所述输出锁存器的输入端口用于连接待扩展器件的所述输入输出端口。本实用新型实现了输入输出的同时扩展，相对于使用总线扩展芯片的传统方案，成本更低。可以根据不同的输入、输出数量需求选择输入缓冲器和输出锁存器的个数，灵活性大、扩展能力强。
文档编号H03K19/0175GK202353544SQ20112053033
公开日2012年7月25日 申请日期2011年12月16日 优先权日2011年12月16日
发明者曹力研, 王国锋, 贾云峰, 钟玉涛 申请人:深圳市海浦蒙特科技有限公司