专利名称：一种改进型时间判决器的制作方法
技术领域：
本实用新型涉及ー种时间判决器，可判断出两个时钟上升沿的快慢关系，并将结果锁定。具有结构 简单，判决精度高的特点。
背景技术：
时间判决器的功能是判断两个时钟信号的上升沿(或下降沿)的快慢关系，在集成电路中有着广泛的应用，是时间-数字转换器(TDC，Time-Digital Converter)，鉴频鉴相器(PFD,Phase-Frequency Detector)等模块电路的核心単元。在全数字锁相环、核医学影像，激光范围探测，高能物理中检测粒子的半衰期等许多应用场合都依赖时间判决器鉴别微小的时间(相位)差。时间判决器采用全数字エ艺实现，随着工艺尺寸逐渐缩小，具有可移植性好的优势。此外，全数字的时间判决器电路具有更好的噪声免疫特性，功耗也更低。传统的时间判决器采用差分对比较器级联SR触发器结构，这种结构比较简单，易于实现且功耗较低。但是传统的差分对结构电路会受到时钟下降沿的影响(假设判断的是上升沿的快慢)，从而改变RS锁存器的状态，导致判决错误。因此需要加入ー个D触发器在下降沿到来之前将判决结果输出锁定。加入D触发器不仅增加了硬件消耗和功耗，而且对于D触发器的时钟相位要求非常严格，不易实现。另ー种时间判决器的实现方式采用敏感放大触发器(SAFF, SensitivityAmplifier Flip-Flop)结构。这种结构不会受到时钟下降沿的影响,但是电路结构复杂,硬件消耗和功耗都比较大，而且两个时钟信号不是以差分形式输入的，削弱了这种结构的优势。
发明内容技术问题本实用新型所要解决的技术问题是针对背景技术的缺陷，提供ー种结构简单、不受下降沿影响的改进型时间判决器。技术方案为解决上述技术问题，本实用新型提供了ー种改进型时间判决器，其包括一个时间比较器和ー个RS锁存器，在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。优选的，该时间判决器包括四个NMOS管，即第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，两个PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一个或门ORl和ー个RS锁存器；其中第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一 PMOS管M5，第二 PMOS管M6，或门ORl构成了时间比较器；第一输入时钟信号clkl、第二输入时钟信号clk2分别接NMOS管第一 NMOS管Ml，第二 NMOS管M2的栅极，第一 NMOS管M1，第二 NMOS管M2的源极相连并接地，第一 NMOS管Ml的漏极接M3的源极，第二 NMOS管M2的漏极接第四NMOS管M4的源极；第三NMOS管M3的栅极分别接RS锁存器的S端和第四NMOS管M4的漏极，第四NMOS管M4的栅极分别接R锁存器的R端和第三NMOS管M3的漏极；第三NMOS管M3的漏极接第一 PMOS管M5的漏极，第四NMOS管M4的漏极接第二 PMOS管M6的漏极，第一 PMOS管M5、第二 PMOS管M6的源极接电源Vdd ；或门ORl的输入端分别连接输入时钟信号第一输入时钟信号clkl、第二输入时钟信号clk2，或门ORl的输出端接第一 PMOS管M5，第二 PMOS管M6的栅极；RS锁存器的S输入端接第三NMOS管M3的栅极，R输入端接第四NMOS管M4的栅极；RS锁存器的输出端Q和Qn作为整个时间判决器电路的输出。有益效果本实用新型通过在差分结构的时间比较器中加入一个或门，控制PMOS管的充放电，从而达到避免时钟下降沿对判决结果产生干扰的效果。本实用新型具有结构简单，功耗低，判决精度高的特点。
图I为本实用新型的时间判决器电路原理图；图2_a是传统差分时间判决器的时序仿真图；图2_b是本实用新型的时间判决器的时序仿真图。
具体实施方式
下面将參照附图对本实用新型进行说明。在传统差分对结构的时间比较器中加入一个或门，控制PMOS管的充放电，从而避免了时钟下降沿对判决结果的干扰。时间比较器的输出端RS锁存器，将比较结果锁定。參见图1，本实用新型提供的改进型时间判决器，其包括一个时间比较器和ー个RS锁存器，在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。该时间判决器包括四个NMOS管，即第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，两个PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一个或门ORl和一个RS锁存器；其中第一 NMOS管M1，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一PMOS管M5，第二 PMOS管M6，或门ORl构成了时间比较器；第一输入时钟信号clkl、第二输入时钟信号clk2分别接NMOS管第一 NMOS管Ml，第二 NMOS管M2的栅极，第一 NMOS管M1，第二 NMOS管M2的源极相连并接地，第一 NMOS管Ml的漏极接M3的源极，第二 NMOS管M2的漏极接第四NMOS管M4的源极；第三NMOS管M3的栅极分别接RS锁存器的S端和第四NMOS管M4的漏极，第四NMOS管M4的栅极分别接R锁存器的R端和第三NMOS管M3的漏极；第三NMOS管M3的漏极接第一 PMOS管M5的漏极，第四NMOS管M4的漏极接第二 PMOS管M6的漏极，第一 PMOS管M5、第二 PMOS管M6的源极接电源Vdd ；或门ORl的输入端分别连接输入时钟信号第一输入时钟信号clkl、第二输入时钟信号clk2，或门ORl的输出端接第一 PMOS管M5，第二 PMOS管M6的栅极； RS锁存器的S输入端接第三NMOS管M3的栅极，R输入端接第四NMOS管M4的栅极；RS锁存器的输出端Q和Qn作为整个时间判决器电路的输出。本实用新型提供的时间判决其包括一个时间比较器和ー个RS锁存器，在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至RS锁存器锁定状态；早到达的输入信号上升沿通过或门将PMOS管关闭，使M3，M4的漏端不能充电，避免了信号下降沿对最终判断结果的改变。进一步的，本实用新型的改进型时间判决器，所述电路包括四个NMOS管Mf M4，两个PMOS管M5 M6，一个或门ORl和一个RS锁存器；其中输入时钟信号clkl、clk2分别接NMOS管Ml，M2的栅极，Ml, M2的源极相连并接地，Ml的漏极接M3的源极，M2的漏极接M4的源极。M3的栅极分别接RS锁存器的S端和M4的漏极，M4的栅极分别接R锁存器的R端合M3的漏极；M3的漏极接PMOS管M5的漏极，M4的漏极接PMOS管M6的漏极，，M5、M6的源极接电源Vdd。或门ORl的输入端分别连接输入时钟信号clkl、clk2，或门ORl的输出端接M5与M6的栅极。RS锁存器的S输入端接M3的栅极，R输入端接M4的栅极；输出端Q、Qn作为整个 时间判决器电路的输出。如图I所示，该时间判决器电路包括四个NMOS管M1 M4，两个PMOS管M5 M6，一个或门ORl和一个RS锁存器；其中输入时钟信号clkl、clk2分别接NMOS管M1，M2的栅极，Ml, M2的源极相连并接地，Ml的漏极接M3的源极，M2的漏极接M4的源极。M3的栅极分别接RS锁存器的S端和M4的漏极，M4的栅极分别接R锁存器的R端和M3的漏极；M3的漏极接PMOS管M5的漏极，M4的漏极接PMOS管M6的漏极，，M5、M6的源极接电源Vdd。或门ORl的输入端分别连接输入时钟信号clkl、clk2，或门ORl的输出端接M5与M6的栅极。RS锁存器的S输入端接M3的栅极，R输入端接M4的栅极；输出端Q、Qn作为整个时间判决器电路的输出。假设输入时钟信号clkl的相位领先于clk2，当clkl的上升沿到来时，Ml导通，M5和M6截止，M3漏端的电荷通过M3，Ml放电，M3漏端变为低电平，并使M4截止，S为高电平，R为低电平，锁存器Q端输出高电平，Qn输出低电平。当clkl的下降沿首先到来时，由于此时clk2仍为高电平，M5和M6仍然截止，M3漏端的电荷已经放空，M4不会导通，因此S和R端电平不会由高转低，锁存器输出端Q和Qn的状态也不会改变。图2为本实用新型的时间判决器与传统差分时间判决器的时序仿真图对比。其中图2-a是传统差分时间判决器的时序仿真图。从图中可以看出，在时钟信号clkl的下降沿产生时，输出Q端的值从高电平变为低电平，Qn的值从低电平变成高电平。这样就需要一个触发器在输出端的值变化之前将结果读取出来，因此对触发器的时钟的要求很高，也增加了硬件消耗和功耗。图2-b是本实用新型的时间判决器的时序仿真图。从图中可以看出，当输入时钟信号clkl的上升沿产生后，输出结果Q，Qn的值就被锁定，在整个周期都没有发生变化，因此clkl或者clk2的下降沿都可以作为采样时钟，从而正确的读取判决结果。综上所述，本实用新型通过在传统差分时间比较器中加入一个或门，控制PMOS管的充放电，有效的避免了输入时钟的下降沿对判决结果的影响。上所述仅为本实用新型的较佳实施方式，本实用新型的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本实用新型所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。
权利要求1.一种改进型时间判决器，其包括一个时间比较器和一个RS锁存器，其特征在于在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。
2.根据权利要求I所述的一种改进型时间判决器，其特征在于该时间判决器包括四个NMOS管，即第一 NMOS管M1，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，两个PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一个或门ORl和一个RS锁存器；其中第一 NMOS管M1，第二 NMOS 管 M2，第三 NMOS 管 M3，第四 NMOS 管 M4，第一 PMOS 管 M5，第二 PMOS 管 M6，或门ORl构成了时间比较器； 第一输入时钟信号clkl、第二输入时钟信号clk2分别接NMOS管第一 NMOS管Ml、第二NMOS管M2的栅极，第一 NMOS管M1，第二 NMOS管M2的源极相连并接地，第一 NMOS管Ml的 漏极接第三NMOS管M3的源极，第二 NMOS管M2的漏极接第四NMOS管M4的源极；第三NMOS管M3的栅极分别接RS锁存器的S端和第四NMOS管M4的漏极，第四NMOS管M4的栅极分别接RS锁存器的R端和第三NMOS管M3的漏极；第三NMOS管M3的漏极接第一 PMOS管M5的漏极，第四NMOS管M4的漏极接第二 PMOS管M6的漏极，第一 PMOS管M5、第二 PMOS管M6的源极接电源Vdd ； 或门ORl的输入端分别连接输入时钟信号第一输入时钟信号clkl、第二输入时钟信号clk2，或门ORl的输出端接第一 PMOS管M5，第二 PMOS管M6的栅极； RS锁存器的S输入端接第三NMOS管M3的栅极，R输入端接第四NMOS管M4的栅极；RS锁存器的输出端Q和Qn作为整个时间判决器电路的输出。
专利摘要本实用新型公开了一种改进型时间判决器，其包括一个时间比较器和一个RS锁存器，其特征在于在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。本实用新型在时间比较器中加入一个或门，来驱动PMOS管的打开或关闭，避免了时钟信号下降沿对判断结果的干扰，从而减少了电路的硬件消耗；而差分结构的时间比较器又能最大程度的消除干扰，提高比较精确。
文档编号H03K19/08GK202406097SQ20112053738
公开日2012年8月29日 申请日期2011年12月21日 优先权日2011年12月21日
发明者吴建辉, 周正亚, 张萌, 江平, 王子轩, 陈庆, 陈超, 黄成 申请人:东南大学